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_____、_________、__________和________。24、VHDL的标量型(scalarType)是单元素的最基本数据类型,包括_______、_________、__________和________。25、在VHDL中,标准逻辑位数据有_________种逻辑值。26、VHDL的操作符包括_______、_________、__________和_______四类。27、在VHDL中,预定义的_____可用于检出时钟边沿、完整定时检查、获得未约束的数据类型的范围等。28、VHDL的基本描述语句包括____________和____________。29、VHDL的顺序语句只能出现在_________、__________和______中,是按程序书写的顺序自上而下、一条一条地执行。30、VHDL并行语句在结构体中的执行是____________的,其执行方式与语句书写的顺序无关。:..VHDL的各种并行语句之间,可以有___________来交换信息。32、VHDL的PROCESS(进程)语句是由_______________组成的,但其本身却是___________。33、VHDL的并行信号赋值语句的赋值目标必须都是-________________。34、VHDL的子程序有______________和______________两种类型。35、VHDL的过程分为过程首和过程体两部分,调用前需要将它们装入__________中。36、VHDL的函数分为______________和______________两部分,调用前需要将它们装入程序包中。37、元件例化是将预先设计好的设计实体作为一个___________,连接到当前设计实体中一个指定的_______________________。38、在PC上或工作站利用VHDL进行项目设计,不允许在__________下进行,必须在根目录下为设计建立一个工程目录(即文件夹)。39、程序包是用VHDL语言编写的,其源程序也需要以____________文件类型保存。40、VHDL的源文件是用EDA工具的文本编辑方式输入的,、选择题3、一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整VHDL程序称为()。①设计输入②设计输出③设计实体④设计结构4、VHDL的设计实体可以被高层次的系统(),成为系统的一部分。①输入②输出③仿真④调用5、VHDL常用的库是()标准库。①IEEE②STD③WORK④PACKAGE6、VHDL的实体声明部分用来指定设计单元的()。①输入端口②输出口③引脚④以上均可7、一个实体可以拥有一个或多个()。①设计实体②结构体③输入④输出8、在VHDL的端口声明语句中,用()声明端口为输入方向。①IN②OUT③INOUT④BUFFER9、在VHDL的端口声明语句中,用()声明端口为输出方向。①IN②OUT③INOUT④BUFFER10、在VHDL的端口声明语句中,用()声明端口为双向方向。:..②OUT③INOUT④BUFFER15、在VHDL中,16#FE#属于()文字。①整数②以数制基数表示的③实数④物理量17、在VHDL标识符命名规则中,以()开头的标识符是正确的。①字母②数字③字母或数字④下划线18、在VHDL中,可以用()表示数据或地址总线的名称。①下标名②段名③总线名④字符串19、在下列标识中,()是VHDL合法的标识符。①4h_adde②h_adder_③h_adder④_h_adder22、在VHDL中,()的数据传输是立即发生的,不存在任何延时的行为。①信号②常量③数据④变量23、在VHDL中,()的数据传输不是立即发生的,目标信号的赋值是需要一定延时时间。①信号②常量③数据④变量24、在VHDL中,为目标变量的赋值符号是()。①=:②=③:=④<=25、在VHDL中,为目标信号的赋值符号是()。①=:②=③:=④<=29、在VHDL的IEEE标准库中,预定义的标准逻辑位数据STD_LOGIC有()种逻辑值。①2②3③8④930、在VHDL的IEEE标准库中,预定义的位数据类型BIT有()种逻辑值。①2②3③8④934、在VHDL中,用语句()表示检测clock的上升沿。①clockevent②clock’eventandxlock=’1’③clock=’1’④clock’eventandxlock=’0’35、在VHDL中,用语句()表示检测clock的下降沿。①clock’event②clock’eventandxlock=’1’③clock=’0’④clock’eventandxlock=’0’36、在VHDL中,IF语句中至少应有1个条件句,条件句必须由()表达式构成。①BIT②STD_LOGIC③BOOLEAN④任意37、在VHDL的CASE语句中,条件句中的“=>”不是操作符,它只相当于()的作用。:..②THEN③AND④OR38、在VHDL的FOR---LOOP语句中的循环变量是一个临时变量,属于LOOP语句的局部变量,()事先声明。①必须②不必③其类型要④其属性要39、在VHDL中,语句“FORnTO7LOOP”定义循环次数为()次。①8②7③0④140、在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感信号,否则是非法的。①可以②不能③任意④只能41、在VHDL的并行语句之间,可以用()来传送往来信息。①变量②变量和信号③信号④常量42、在VHDL中,PROCESS结构是由()语句组成的。①顺序②顺序和并行③并行④任何44、VHDL的块语句是并行语句结构,它的内部是由()语句构成的。①顺序和并行②顺序③并行④任意45、在VHDL中,条件信号赋值语句WHENELSE属于()语句。①顺序兼并行②顺序③并行④任意47、PONENT)语句中,有()符号实现名称映射,将例化元件端口声明语句中的信号名与PORTMAP()中的信号名关联起来。①=②:=③<=④=>49、VHDL的WORK库是用户设计的现行工作库,用于存放()的工程项目。①用户自己设计②公用程序③共享数据④图形文件三、应用题1、分析下面的VHDL源程序,说明设计电路的功能。LIBRARYIEEE;;;ENTITYLX3_1ISPORT(S2,S1,S0:INSTD_LOGIC;D3,D2,D1,D0:INSTD_LOGIC;D7,D6,D5,D4:INSTD_LOGIC;Y:OUTSTD_LOGIC);:..ARCHITECTUREONEOFLX3_1ISSIGNALS:STD_LOGIC_VECTOR(2DOWNTO0);BEGINS<=S2&S1&S0;Y<=D0WHENS=000”ELSED1WHENS=”001”ELSED2WHENS=”010”ELSED3WHENS=”011”ELSED4WHENS=”100”ELSED5WHENS=”101”ELSED6WHENS=”110”ELSED7;ENDONE;2VHDL源程序,说明设计电路的功能。LIBRARYIEEE;;;ENTITYLX3_2ISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B;INSTD_LOGIC_VECTOR(3DOWNTO0);GT,LT,EQ:OUTSTD_LOGIC);ENDLX3_2;ARCHITECTUREONEOFLX3_2ISBEGINPROCESS(A,B)BEGINGT<=’0’;LT<=’0’;EQ<=’0’;IFA>BTHENGT,=’1’;ELSIFA<BTHENLT<=’1’;ELSEEQ<=’1’;ENDIF;:..ENDONE;3VHDL源程序,说明设计电路的功能。LIBRARYIEEE;;ENTITYLX3_3ISPORT(ABIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDLX3_3;ARCHITECTUREONEOFLX3_3ISBEGINPROCESS(ABIN,DIN)BEGINFORIIN0TO7LOOPDOUT(I)<=DIN(I)ANDABIN(I);ENDLOOP;ENDPROCESS;ENDONE;4、分析下面的VHDL源程序,说明设计电路的功能。LIBRARYIEEE;;;ENTITYLX3_4ISPORT(CLK:INSTD_LOGIC;J,K:INSTD_LOGIC;Q,QN:OUTSTD_LOGIC);ENDLX3_4;ARCHITECTUREONEOFLX3_4;SIGNALQ_TEMP:STD_LOGIC:=0’;SIGNALJK:STD_LOGIC_VECTOR(1DOWNTO0);BEGINJK<=J&K;:..BEGINIFCLKEVENTANDXLK=’0’THENCASEJKISWHEN“00”=>Q_TEMP<=Q_TEMP;WHEN“01”=>Q_TEMP<=’0’;WHEN“10”=>Q_TEMP<=’1’;WHENOTHERS=>Q_TEMP<=NOTQ_TEMP;ENDCASE;ENDIF;Q<=Q_TEMP;QN<=NOTQ_TEMP;ENDPROCESS;ENDONE;一、填空题1、标准化程度最高2、IEEE#10763、程序,文档4、设计实体5、独立存在,独立运行6、库、程序包、实体、结构体、配置7、实体,结构体8、IEEESTD1076-1987(即VHDL‘87)9、IEEESTD1076-1993(即VHDL‘93)10、预先定义11、IEEE,STD_LOGIC_116412、实体声明,结构体13、输入/输出端口,引脚14、逻辑结构、逻辑功能15、IN(输入),OUT(输出),INOUT(双向),BUFFER(具有读功能的输出)16、整数文字,实数文字,以数制基数表示的文字,物理量文字:..18、字母开头、下划线19、变量、常量、信号20、局部量21、当前值、历史值22、恒定不变,程序前部23、标量型、复合型、存取类型、文件类型24、实数类型、整数类型、枚举类型、时间类型25、九26、逻辑操作符、关系操作符、算术操作符、符号操作符27、属性标识符28、顺序语句、并行语句29、进程、过程、函数30、并行运行31、信号32、顺序语句、并行语句33、信号34、过程、函数35、程序包36、函数首、函数体37、元件,端口38、根目录39、.VHD40、文本输入设计法二、选择题1、①2、④3、③4、④5、①6、④7、②8、①9、②10、③11、④12、④13、①14、③15、②16、④17、①18、②19、③20、①21、④22、④23、①24、③25、④26、③27、①28、②29、④30、①31、②32、①33、③34、②35、④36、③37、②38、②39、①40、:..41、③42、①43、①44、③45、③46、③47、④48、②49、①50、④三、应用题1、解:该VHDL源程序设计的是8选1数据选择器。2、解:该VHDL源程序设计4位二进制数据比较器电路。3、解:该VHDL源程序设计二输入端的8与门电路。4、解:该VHDL源程序设计下降沿触发的JK触发器电路。第四章可编程逻辑器件一、填空题1、数字系统中常用的LSI(大规模集成电路)可分为_________、____________和___________三种类型。2、可编程逻辑器件PLD属于____________电路。3、可编程ROM是始于1970年出现的第一块_________________。4、利用EDA工具,设计者只需用_____________来完成对系统功能的描述,然后由计算机软件自动完成设计处理,得到PLD设计结果。5、集成度是集成电路一项很重要的指标,可编程逻辑器件按集成密度可分为_____________和__________________两类。9、可编程逻辑器件的编程方式分为_____________和______________两类。10、根据各种可编程器件的结构及编程方式,可编程逻辑器件通常又可以分为__________、___________、______________和______________等四类。11、基于EPROM、EEPROM和快闪存储器件的可编程器件,在系统断电后编程信息___________。12、采用SRAM结构的可编程器件,在系统断电后编程信息___________。13、按结构分,PLD分为____________和__________________两类。14、阵列型PLD基本结构由____________和________________组成。15、现场可编程门阵列型FPGA具有门阵列的结构形式,它由许多可编程单元排成阵列组成,称为___________。16、PLD的基本结构通常采用点阵表示,一般在线段的交叉处加_________表示固定连接,加_________表示可编程连接。:..PROM的与阵列____________,或阵列_____________。18、可编程逻辑阵列PLA的与阵列____________,或阵列_____________。19、可编程阵列逻辑PAL的与阵列______