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FPGA-Verilog试题(西安电子科技大学).pdf

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FPGA-Verilog试题(西安电子科技大学).pdf

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】的内容,可以使用淘豆网的站内搜索功能,选择自己适合的文档,以下文字是截取该文章内的部分文字,如需要获得完整电子版,请下载此文档到您的设备,方便您编辑和打印。:..:闭(开)卷;,满分100分。班级学号姓名任课教师一、选择题(每题2分,共18分),而不能用VHDL语言进行描述的级别?(A)(A)开关级(B)门电路级(C)体系结构级(D),下列语句哪个不是分支语句?(D)(A)if-else(B)case(C)casez(D)(D)(A)nand(B)nor(C)and(D),则默认的输出驱动强度为(B)(A)supply(B)strong(C)pull(D)“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延迟的典型值为(B)(A)1(B)2(C)3(D)“a=1b’1;b=3b'001;”那么{a,b}=(C)(A)4b'0011(B)3b'001(C)4b'1001(D)3b',模块的结构描述可以分为(ABC)(A)模块级(B)门级(C)开关级(D),a=4b'1011,那么&a=(D)(A)4b'1011(B)4b'1111(C)1b'1(D)1b'(C)位寄存器数据在实际意义上是相同的。(A)8(B)16(C)32(D)64:..二、简答题(2题,共16分)(8分)1、自上而下的设计方法(Top-Down)2、自下而上的设计方法(Bottom-Up)3、(8分)。1、.specparam语句只能在延时的格式说明块(specify块)中出现,而parameter语句则不能在延时说明块内出现2、由specparam语句进行定义的参数只能是延时参数,而由parameter语句定义的参数则可以是任何数据类型的参数3、由specparam语句定义的延时参数只能在延时说明块内使用,而由parameter语句定义的参数则可以在模块内(该parameter语句之后)的任何位置说明三、画波形题(每题8分,共16分),画出产生的信号波形(8分)modulepara_bloc_nested_in_seri_bloc(A,B);outputA,B;rega,b;initialbeginA=0;B=1;#10A=1;forkB=0;#10B=1;#20A=0;join#10B=0;#10A=1;B=1;endendmodule:..,画出产生的信号波形(8分)modulesignal_gen1(d_out);outputd_out;regd_out;initialbegind_out=0;#1d_out=1;#2d_out=0;#3d_out=1;#4d_out=0;endendmodule四、程序设计(4题,共50分)(12分):..modulesignal_gen9(clk,in1,in2);outputin1,in2,clk;regin1,in2,clk;initialbeginin1=0;in2=1;clk=0;endinitialbegin#15in1=1#10in1=0;#5in1=1;#10in1=0;endinitialbegin#5in2=0;#5in2=1;#25in2=0;endalwaysbegin#5clk=~clk;,利用内置基本门级元件,采用结构描述方式生成如图所示的电路(12分):..moduleMUX4x1(Z,D0,D1,D2,D3,S0,S1);:图示为一个4位移位寄存器,是由四个D触发器(分别设为U1,U2,U3,U4)构成的。其中seri_in是这个移位寄存器的串行输入;clk为移位时脉冲输入;clr为清零控制信号输入;Q[1]~Q[3]则为移位寄存器的并行输出。(14分)moduled_flop(q,d,clr,clk);outputq;inputd,clr,clk;regq;always@(clr)if(!clr)assignq=0;elsedeassignq;always@(negedgeclk)q=d;endmodulemoduleshifter(seri_in,clk,clrb,Q);inputseri_in,clk,clrb;output[3:0]Q;d_flopU1(Q[0],seri_in,clrb,clk),U2(Q[1],Q[0],clrb,clk),U3(Q[2],Q[1],clrb,clk),u4(Q[3],Q[2],clrb,clk);,以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图,其方块图、状态图和状态表如图表示。(12分):..Din=0Din=1S0=00SO,OS1,0S1=01S2,0S1,0S2=11S0,0S1,1下一状态NS和输出Qout目前状态CSmodulemelay(clk,Din,reset,Qout);inputclk,reset;inputDin;outputQout;regQout;parameter[1:0]S0=2'b00,S1=2'b01,S2=2'b11;reg[1:0]CS;reg[1:0]NS;always@(posedgeclkorposedgereset)beginif(reset==1'b01)CS=S0;elseCS=NS;endalways@(CSorDin)begincase(CS)S0:beignif(Din==1'b0)beginNS=S0;Qout=1'b0;endelsebeginNS=S1;Qout=1'b0;endendS1:beginif(Din==1'b0)beginNS=S2;Qout=1'b0;endelsebeginNS=S1;Qout=1'b0;endendS2:beignif(Din==1'b0)beginNS=S0;Qout=1'b0;:..endelsebeginNS=S1;Qout=1'b0;endendendcaseendendmodule:..、填空题(10分,每小题1分)。。,的设计方法更多的被应用于VerilogHDL设计当中。。,不完整的条件语句将产生电路。,非阻塞性赋值符号为。二、选择题(10分,每小题2分)、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是。;;,在每次上电后必须进行一次配置;,MAX7000系列属FPGA结构。:原理图/HDL文本输入→综合→_____→→适配→编程下载→硬件测试。正确的是。①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A.③①B.①⑤C.④⑤D.④②,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥,__________是不合法的标识符。,不属于并行语句的是:、EDA名词解释(10分)写出下列缩写的中文含义:ASIC:RTL:FPGA:SOPC:CPLD:LPM:EDA:IEEE:IP:ISP:四、简答题(10分)(本题4分)。?有何区别?有限状态机的状态编码风格主要有哪三种?FSM的三段式描述风格中,三段分别描述什么?(本题6分)2五、程序注解(20分,每空1分):..moduleAAA(a,b);outputainput[6:0]breg[2:0]sum;integeri;regaalways@(b)beginsum=0;for(i=0;i<=6;i=i+1)if(b[i])sum=sum+1;if(sum[2])a=1;elsea=0;endendmodule本程序的逻辑功能是:。四、VerilogHDL语言编程题(1、2小题10分,3小题20分)要求:写清分析设计步骤和注释。、输出的8位全加器。端口:A、B为加数,CI为进位输入,S为和,、异步置位的D触发器。端口:CLK为时钟,D为输入,CLK为清零输入端,SET为置位输入端;Q输出端。。端口设定如下:输入端口:CLK:时钟,RST:复位端,EN:时钟使能端,LOAD:置位控制端,DIN:置位数据端;输出端口:COUT:进位输出端,DOUT:计数输出端。4一、填空题(每空2分,共20分)1、ASIC2、FPGA和CPLD。3、自顶向下4、Altera和Xilinx5、组合时序6、=<=二、选择题(10分,每小题2分)1、C2、B3、B4、A5、D三、EDA名词解释(10分)ASIC专用集成电路RTL寄存器传输级FPGA现场可编程门阵列SOPC可编程片上系统CPLD复杂可编程逻辑器件LPM参数可定制宏模块库EDA:..IEEE电子电气工程师协会IP知识产权核ISP在系统编程四、简答题(10分)1、简要说明仿真时阻塞赋值与非阻塞赋值的区别(本题4分)。答:非阻塞(non-blocking)赋值方式(b<=a):b的值被赋成新值a的操作,并不是立刻完成的,而是在块结束时才完成;块内的多条赋值语句在块结束时同时赋值;硬件有对应的电路。阻塞(blocking)赋值方式(b=a):b的值立刻被赋成新值a;完成该赋值语句后才能执行下一句的操作;硬件没有对应的电路,因而综合结果未知。2、简述有限状态机FSM分为哪两类?有何区别?有限状态机的状态编码风格主要有哪三种?FSM的三段式描述风格中,三段分别描述什么?(本题6分)答:Mearly型,Moore型;前者与输入与当前状态有关,而后者只和当前状态有关;Binary,Gray,One-Hot编码;分别为状态保存,状态切换,输出;五、程序注解(20分,每空1分)本程序的逻辑功能是:7人投票表决器。六、VerilogHDL语言编程题(1、2小题10分,3小题20分)要求:写清分析设计步骤和注释。、输出的8位全加器。端口:A、B为加数,CIN为进位输入,S为和,COUT为进位输出:..moduleadd4v(a,b,ci,s,co);input[3:0]a;input[3:0]b;inputci;output[3:0]s;outputco;wire[3:0]carry;functionfa_s(inputa,inputb,inputci);fa_s=a^b^ci;endfunctionfunctionfa_c(inputa,inputb,inputci);fa_c=a&b|a&ci|b&ci;endfunctionassigns[0]=fa_s(a[0],b[0],ci);assigncarry[0]=fa_c(a[0],b[0],ci);assigns[1]=fa_s(a[1],b[1],carry[0]);assigncarry[1]=fa_c(a[1],b[1],carry[0]);assigns[2]=fa_s(a[2],b[2],carry[1]);assigncarry[2]=fa_c(a[2],b[2],carry[1]);assigns[3]=fa_s(a[3],b[3],carry[2]);assignco=fa_c(a[3],b[3],carry[2]);。:..。T10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK;inputEN;inputRST;inputLOAD;input[3:0]DATA;output[3:0]DOUT;outputCOUT;reg[3:0]Q1regCOUTassignDOUT=Q1;always@(posedgeCLKornegedgeRST)beginif(!RST)Q1<=0;elseif(EN)beginif(!LOAD)Q1<=DATA;elseif(Q1<9)Q1<=Q1+1;elseQ1<=4'b0000;endendalways@(Q1)if(Q1==4'h9)COUT=1'b1;elseCOUT=1'b0;endmodule6