文档介绍：1 数电第一次实验通信 1402 程杰 U201413468 【实验目的】采用 ISE 集成开发环境,利用 verilog 硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四进制全加器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器, 它能解决二进制中 1+1=10的功能(当然还有 0+0、0+1、1+0). 【实验原理】全加器除本位两个数相加外,还要加上从低位来的进位数,称为全加器。图4为全加器的方框图。图5全加器原理图。被加数 A i、加数 B i从低位向本位进位 C i-1作为电路的输入,全加和 S i 与向高位的进位 C i 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表 2中所列。信号输入端信号输出端 A iB iC iS iC i 00000 00110 01010 01101 10010 10101 11001 2 11111 表2全加器逻辑功能真值表图4全加器方框图图5全加器原理图多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。四位全加器如图 9所示,四位全加器是由半加器和一位全加器组建而成: 图 9四位全加器原理图【实验步骤】 3 (1)建立新工程项目: 打开 ISE 软件,进入集成开发环境,点击 File →New project 建立一个工程项目 adder_4bit 。建立文本编辑文件: 点击 File →New 在该项目下新建 Verilog 源程序文件并且输入源程序。(2) 编译和仿真工程项目: 在verilog 主页面下,pile —Compile All 或点击工具栏上的按钮启动编译,直到 project 出现 status 栏全勾,即可进行仿真。选择 simulate -start simulate 或点击工具栏上的按钮开始仿真,在跳出来的 start simulate 框中选择 work-test_adder_4bit 测试模块,同时撤销 Enable Optimisim 前的勾,之后选择 ok。在sim-default 框内右击选择 test_adder_4bit ,选择 Add Wave, 然后选择 simulate-run-runall, 观察波形,得出结论,仿真结束。四位全加器 1、原理图设计如图 9所示,四位全加器是由半加器和一位全加器组建而成: 图9四位全加器原理图【程序源代码】半加器程序代码如下: module Halfadder(S,C,A,B 4 );input A,B; output S,C; xor (S,A,B); and (C,A,B); endmodule 一位全加器程序代码如下: module onebit_adder(Sum,Co,A ,B,Ci ); input A,B,Ci; output Sum,Co; wire S1,D1,D2; Halfadder