文档介绍：DDR SDRAM简介
本小节以Micron 512 MDDR SDRAM MT46V32M16-75Z为例介绍DDR SDRAM访问方式。
DDR SDRAM全称Double Data Rate Synchronous Dynamic Random Access Memory,DDR SDRAM是一种同步DRAM,因此需要用户提供时钟信号,DDR SDRAM(以下简称DDR)需要用户提供一对差分的时钟信号,其频率范围会在数据手册中给出,MT46V32M16-75Z的时钟频率范围为75~133MHz,可接收的时钟on占空比范围为45%~55%。DDR内部架构由bank、行、列构成,MT46V32M16-75Z是一个容量为512M bit的DDR SDRAM,该芯片有4个bank,每个bank有8K行,每行有1K列,每一列有16个bit。DDR的对外用户接口有时钟及其使能信号、命令信号、地址信号和数据信号四类。表1后半以DDR为前缀的部分列出了DDR用户接口信号及其简要解释。
DDR_CKE
FPGA输出
DDR SDRAM clk enable signal, CKE HIGH activates and CKE LOW deactivates the DDR internal clock
DDR_CK, DDR_CK_N
FPGA输出
differential clock outputs for DDR SDRAM
DDR_CS_N
FPGA输出
Chip select signal for DDR SDRAM
DDR_RAS_N
DDR_CAS_N
DDR_WE_N
FPGA输出
DDR_RAS_N , DDR_CAS_N , DDR_WE_N (along with DDR_CS_N) define mand being entered to DDR SDRAM
DDR_BA[1:0]
FPGA输出
Bank address inputs for DDR SDRAM
DDR_ADDR[12:0]
FPGA输出
row or column address inputs for DDR SDRAM
DDR_DQ[15:0]
双向信号
Data input/output of DDRSDRAM
DDR_DQS[1:0]
双向信号
Data strobe of DDR SDRAM
DDR_DM[1:0]
FPGA输出
output data mask of DDR SDRAM
MT46V32M16-75Z有四个bank,因此其bank地址总线BA为2位,每个bank有8K行,每行有1K列,因此其地址总线ADDR为13位(213=8K),又由于每列有16bit,因此其数据DQ总线为16位,相应的,数据同步信号DQS为2位(每一位DQS负责8位数据线)。这些信号都是以时钟为参考信号,DDR会在差分时钟输入的正时钟上升沿和负时钟下降沿交点处寄存所有的控制和地址输入信号,而数据输出(DQ、DQS)也是参考此交点输出的。此外,CS为片选信号,与RAS_N、CAS_N、WE_N一起构成DDR命令总线,根据命令总线状态分辨DDR命令如表二所示。
表二:DDR命令
Name (Function