计算机EDA设计0603019PPT课件.ppt

文档介绍：《计算机EDA设计》实验教程
实验七循环冗余校验(CRC)模块设计
北航计算机学院艾明晶
1/9/2018
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内容概要
实验目的
实验要求
实验原理
实验内容
实验报告
1/9/2018
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实验目的
了解数字传输中常用的校验、纠错模块
——循环冗余校验CRC模块的基本原理。
学习使用FPGA器件完成数据传输中的差错控制。
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实验要求
采用Verilog HDL语言,设计一个循环冗余校验CRC模块,使之完成12位信息加上5位CRC校验码的发送和接收。
关键的子模块有两个:CRC码生成子模块,接收CRC码并解码的CRC码接收子模块。
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实验要求
假设有用的数据信息为12位,CRC的生成多项式为,即校验码为5位。
CRC码生成子模块生成循环冗余校验码并和有效数据一起发送;CRC码接收子模块在检测到生成子模块生成了数据后,就开始接收数据,并对接收到的数据进行译码,得到有效的数据,或给出错误的标示。
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利用CRC进行检错的过程
在发送端:根据要发送的k位二进制码序列,以一定的规则产生一个校验用的r位监督码(CRC校验码),附在原始信息后边,构成一个新的二进制码序列数共k+r位,然后发送出去。
在接收端,根据信息码和CRC码之间所遵循的规则进行检验,以确定传送中是否出错。这个规则,在差错控制理论中称为“生成多项式”。
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实验内容
有两个设计方案。
(一)方案1
模仿手工计算CRC时使用的计算过程来设计程序。
主要的子模块有两个,一个子模块用于生成CRC码,另一个子模块则接收生成的CRC码,并对其进行译码。
CRC码生成子模块crcG
CRC码接收子模块crcD
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(1)CRC码生成子模块crcG
功能:将输入的数据生成对应的CRC校验码。
输入为12位的有效数据,生成多项式为x5+x4+x2+1,因此校验码为5位,生成CRC码后的位数为17位。
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