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台积电预告2017年第二季10纳米芯片将会量产,7纳米制程的量产时间点则将落在2018年上半。反观英特尔(Intel),其10纳米制程量产时间确定将延后到2017下半年。但英特尔高层强调,7纳米制程才是决胜关键,因为7纳米的制程技术与材料将会有重大改变。 比较双方未来的制程蓝图时间表,台积电几乎确认将于10纳米制程节点时超越英特尔。anStanley技术会议上强调,7纳米制程才是彼此决胜的关键点,并强调7纳米的制程技术与材料与过去相比,将会有重大突破。 过去,在90纳米制程开发时,就有不少声音传出半导体制程发展将碰触到物理极限,难以继续发展下去,如今也已顺利地走到10纳米,更甚至到7或是5纳米制程节点,以过去的我们而言的确是难以想像。 英特尔在技术会议上的这一番谈话,引起我们对未来科技无限想像的空间,到底英特尔将会引进什么样的革新技术?以及未来在制程发展上可能会遭遇到什么样的挑战?本文将会试着从半导体制程的前段(元件部分)、后段(金属导线)以及市场规模等因素来探讨先进制程未来可能面临的挑战,以及对应的解决办法。闸极设计走向全包覆结构半导体前段制程的挑战,不外乎是不断微缩闸极线宽,在固定的单位面积之下增加晶体管数目。不过,随着闸极线宽缩小,氧化层厚度跟着缩减,导致绝缘效果降低,使得漏电流成为令业界困扰不已的副作用。半导体制造业者在28纳米制程节点导入的高介电常数金属闸极(High-kMetalGate,HKMG),即是利用高介电常数材料来增加电容值,以达到降低漏电流的目的。其关系函式如下:根据这样的理论,增加绝缘层的表面积亦是一种改善漏电流现象的方法。鳍式场效晶体管(FinFieldEffectTransistor,FinFET)即是藉由增加绝缘层的表面积来增加电容值,降低漏电流以达到降低功耗的目的,如图1所示。图1传统平面式(左)与鳍式场效晶体管(右)图片来源:IDF,IntelDevelopmentForum(2011)鳍式场效晶体管为三面控制,在5或是3纳米制程中,为了再增加绝缘层面积,全包复式闸极(GateAllAround,GAA)将亦是发展的选项之一。但结构体越复杂,将会增加蚀刻、化学机械研磨与原子层沉积等制程的难度,缺陷检测(DefectInspection)亦会面临到挑战,能否符合量产的条件与利益将会是未来发展的目标图2未来晶体管科技发展蓝图与挑战图片来源:AppliedMaterials(2013)III-V族、硅锗材料呼声高然物理挑战艰钜改变信道材料亦是增加IC运算性能与降低功耗的选项之一,晶体管的工作原理为在闸极施予一固定电压,使信道形成,电流即可通过。在数位电路中,藉由电流通过与否,便可代表逻辑的1或0。过去信道的材料主要为硅,然而硅的电子迁移率(ElectronMobility)已不符需求,为了进一步提升运算速度,寻找新的信道材料已刻不容缓。一般认为,从10纳米以后,III-V族或是硅锗(SiGe)等高电子(电洞)迁移率的材料将开始陆续登上先进制程的舞台。图2清楚指出10纳米与7纳米将会使用SiGe作为信道材料。锗的电子迁移率为硅的2～4倍,电洞迁移率(HoleMobility)则为6倍,这是锗受到青睐的主要原因,IBM(现已并入GlobalFoundries)在硅锗制程上的着墨与研究甚多。III-V族的电子迁移率则更胜锗一筹,约为硅的10～30倍,但美中不足的是III-V族的电洞迁移率相当的低。从图2可看出,n型信道将会选择III-V族作为使用材料,并结合锗作为p型信道,以提高运算速度。但要将SiGe或是III-V族应用在现行的CMOS制程仍有相当多的挑战,例如非硅信道材料要如何在不同的热膨胀系数、晶格常数与晶型等情况下,完美地在大面积硅基板上均匀植入,即是一个不小的挑战。此外,III-V族与锗材料的能隙(Bandgap)较窄,于较高电场时容易有穿隧效应出现,在越小型元件的闸极中,更容易有漏电流的产生,亦是另一个待解的课题。后段制程面临微影、,但IBM在此技术节点时,导入了划时代的铜制程技术,金属导线的电阻率因此大大地下降(表1),信号传输的速度与功耗将因此有长足的进步。为何不在一开始就选择铜作为导线的材料?原因是铜离子的扩散系数高,容易鑽入介电或是硅材料中,导致IC的电性飘移以及制程腔体遭到污染,难以控制。IBM研发出双镶崁法(DualDamascene),先蚀刻出金属导线所需之沟槽与洞(Trench&Via),并沉积一层薄的阻挡层(Barrier)与衬垫层(Liner),之后再将铜回填,防止铜离子扩散。与过去的直接对铝金属进行蚀刻是完全相反的流程。双镶崁法如图3所示。双镶崁法制程示意图随着线宽的微缩,对于黄光微影与蚀刻的挑战当然不在话下,曝光显影的线宽一致性(Uniformity),光阻材料(PhotoResist,PR)的选择,都将会影响到后续蚀刻的结果。蚀刻后导线的线边缘粗糙度(LineEdgeRoughness,LER),与导线蚀刻的临界尺寸(CriticalDimension,CD)与其整片晶圆一致性等最基本的要求,都是不小的挑战。后段制程另外一个主要的挑战则是前文所提到铜离子扩散。目前阻挡层的主要材料是氮化钽(TaN),并在阻挡层之上再沉积衬垫层,作为铜与阻挡层之间的黏着层(AdhesionLayer),一般来说是使用钽(Ta)。然而,钽沉积的覆盖均匀性不佳,容易造成导线沟槽的堵塞,20纳米节点以前因导线的深宽比(AspectRatio,AR)较低而尚可接受,但随着制程的演进,导线线宽缩小导