文档介绍：该【eda复习资料 】是由【1485173816】上传分享，文档一共【11】页，该文档可以免费在线阅读，需要了解更多关于【eda复习资料 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结果为〔②〕。①、0②、1③、x④、z在以下符号组中,〔②〕不能作为VerilogHDL标识符。①、CT74138②、74LS138③、_74138④、CT74138在VerilogHDL常数中,八进制数符号是用〔③〕表示。①、d或D②、b或B③、o或O④、h或H。。。。。。。。。调用时返回一个用于〔④〕值。①、程序包②、输入③、输出④、表达式在VerilogHDL中,语句“always@〔negedgeclk〕〞表示模块事件是由clk〔①〕触发。①、下降沿②、上升沿③、高电平④、低电平在VerilogHDL中,连续赋值语句“:〞号两边变量都应该是〔①〕型变量。①、wire②、register③、wire或register④、integer在VerilogHDL端口声明语句中,用〔①〕关键字声明端口为双向方向。①、inout②、INOUT③、BUFFER④、buffer在VerilogHDL常数中,二进制数符号是用〔②〕表示。①、d或D②、b或B③、o或O④、h或H在VerilogHDL逻辑运算中,设A=8’b00011001,则表达式“A&B〞结果为〔①〕。①、8’b00010001②、8’b11011001③、8’b11001000④、8’b00110111在VerilogHDL关系运算中,如果关系是真,则计算结果为〔②〕。①、0②、1③、x④、z在VerilogHDL转移操作中,用符号“>>〞实现对操作数〔①〕。①、逻辑右移②、算术右移③、逻辑左移④、算术左移在VerilogHDL中,连续赋值语句关键字是〔①〕。①、assign②、ASSIGN③、Assign④、以上均可在VerilogHDL中,语句“always@〔posedgeclk〕〞表示模块事件是用clk〔②〕触发。①、下降沿②、上升沿③、高电平④、低电平答案貌似选2,IEEE#1064-1995.①、②、IEEE#1064-1995③、④、IEEESTDI076-1993一个能为VerilogHDL综合器承受,并能作为一个独立设计单元完整VerilogHDL程序称为〔③〕。①、设计输入②、设计输出③、设计模块④、设计构造VerilogHDL设计模块可以被高层次系统〔④〕,成为系统一局部。①、输入②、输出③、仿真④、调用VerilogHDL模块端口定义用来声明电路设计模块〔④〕端口。①、输入②、输出③、双向④、全部输入/输出在VerilogHDL模块I/O声明中,用来声明端口数据流动方向关键字包括〔④〕①、input②、output③、inout④、以上均是在VerilogHDL端口声明语句中,用〔①〕关键字声明端口为输入方向。注意:input是小写。①、input②、INPUT③、IN④、outputVerilogHDL功能描述是用来描述设计模块内部构造和模块端口间逻辑关系,通常把确定这些设计模块描述方法称为〔③〕。①、综合②、仿真③、建模④、设计用VerilogHDLassign语句建模方法一般称为〔①〕方式。①、连续赋值②、并行赋值③、串行赋值④、函数赋值用VerilogHDL元件例化方式建模来完成设计一般属于〔②〕描述方式。①、行为②、构造③、功能④、行为和构造VerilogHDL程序每个模块内容都是在〔③〕两语句之间。①、start和endmodule②、module和end③、module和endmodule④、start和endstart在VerilogHDL常数中,未知数字是用〔②〕表示。注意:x为小写。①、X②、x③、Z④、zVerilogHDL标识符可以是字母、数字和下划线“_〞等符号组成任意序列,但首字母不能是〔③〕。①、大写字母②、小写字母③、数字④、下划线“_〞在VerilogHDL标识符中使用字母规则是〔②〕。①、大小写一样②、大小写不同③、只允许用大写④、只允许用小写在VerilogHDL逻辑运算中,设A=8’b||010001,B=8’b00011001,则表达式A|B结果为〔②〕。①、8’b00010001②、8’b11011001③、8’b11001000④、8’b00110111在VerilogHDL逻辑运算中,设A=8’b||010001,B=8’b00011001,则表达式A^B结果为〔③〕。①、8’b00010001②、8’b11011001③、8’b11001000④、8’b00110111在VerilogHDL设计模块中,最常用存放器型变量是〔①〕型变量。①、reg②、nets③、s④、ineger在VerilogHDL中,连续赋值语句“=〞号两边变量都应该是〔①〕型变量。①、wire②、register③、wire或register④、integerVerilogHDLalways块语句中语句是〔①〕语句。①、顺序②、并行③、顺序或并行④、串行VerilogHDLalways块本身是〔②〕语句。①、顺序②、并行③、顺序或并行④、-end串行块产生信号波形试画出波形`timescale10ns/1nsmodulewave1;regwave;parametercycle=10;initialbeginwave=0;#(cycle/2)wave=1;#(cycle/2)wave=0;#(cycle/2)wave=1;#(cycle/2)wave=0;#(cycle/2)wave=1;#(cycle/2)$finish;endinitial$monitor($time,,,"wave=%b",wave);。`timescale1ns/1nsmoduleTest(Stream);outputStream;regStream;initialbeginStream=0;#12Stream=1;#5Stream=0;#3Stream=1;#4Stream=0;#2Stream=1;#5Stream=0;endendmodule三、使用连续赋值语句assign编程程序:使用连续赋值语句assign方式描述如下图电路〔模块名Boolean_Ex〕ModuleBoolean_Ex(A,B,C,M1,M2);InputA,BC;OuputM1,M2;assignM1=A|(C&(~B));assignM2=B;endmodule四、。画出该程序引脚示意图。说明设计电路功能。ModuleJK_FF(CLK,J,K,Q,RS,SET);//模块名JK_FF(端口列表CLK,J,K,Q,RS,SET)InputCLK,J,K,SET,RS;//模块输入端口为CLK,J,K,SET,RSOutputQ;//模块输出端口为QregQ;always@(posedgeCLKornegedgeRSornegedgeSET)//CLK上升沿触发,RS、SET下降沿触发BeginIf(!RS)Q<=1’b0;//异步清0,低电平有效elseif(!SET)Q<=1’b1//异步清预置1elsecase({J,K})2’b00:Q<=Q;2’b01:Q<=1’b0;2’b10:Q<=1’b1;2’b11:Q<=~Q;default:Q<=1’bx;endcaseendendmodule程序引脚示意图:逻辑功能是:带异步清0、(y,d0,d1,d2,d3,d4,d5,d6,d7,s2,s1,s0);//模块名为lxpp(端口列表y,d0,d1,d2,d3,d4,d5,d6,d7,s2,s1,s0)inputs2,s1,s0;//模块输入端口为s2,s1,s0inputd0,d1,d2,d3,d4,d5,d6,d7;outputy;regy;//定义信号数据类型alwaysbegin//逻辑功能描述case({s2,s1,s0})3'b000:y=d0;3'b001:y=d1;3'b010:y=d2;3'b011:y=d3;3'b100:y=d4;3'b101:y=d5;3'b110:y=d6;3'b111:y=d7;endcaseendendmodule程序引脚示意图:逻辑功能是:该VerilogHDL源程序设计是8选1数据选择器,d7~d0是数据输入端,s2、s1和s0是控制输入端,y是数据输出端。当s2s1s0=000时,d0数据被选中,输出y=d0;当s2s1s0=001时,d1数据被选中,输出y=d1;(q,cout,ena,clk,clr);//模块名为expp(端口列表q,cout,ena,clk,clr)inputena,clk,clr;//输入ena,clk,clroutput[7:0]q;//输出加法计数q,8位outputcout; //进位输出coutreg[7:0]q;//定义信号数据类型always@(posedgeclk)//敏感信号列表clk电平触发beginif(~clr)q='b00000000;//逻辑功能描述elseif(ena)q=q+1;endassigncout=&q;endmodule 程序引脚示意图:逻辑功能是:该VerilogHDL源程序设计带复位和使能控制8位二进制加法计数器电路。clk是时钟输入端。clr是复位控制输入端,当clr=0时,计数器被复位。ena是使能控制输入端,当ena=1时,计数器工作,ena=0时,计数器状态不变(保持)。在ena=1和clr=1时,电路每接收到一个clk时钟下降沿,计数器状态加1。当计数器状态为“〞(最大值)时,进位输出cout=1,产生向高位计数进位。(Sum,Cout,en,clk,rst,up);//定义模块inputen,clk,rst,up;output[2:0]Sum;//输出,逻辑位向量outputCout;regCout;reg[2:0]q;assignSum=q;//将内部存放器计数结果输出至Sumalways@(posedgeclkornegedgerst)//过程,敏感信号clk,rstbeginIf(!rst)q=3’h00;//异步清零,低电平有效elseif(en)begin;//计数使能端,高电平有效if(up)q=q+1;//up=1时,加计数elseq=q-1;end//up=0时,减计数endalways@(q)//组合电路之过程if((up&q[2]&q[1]&q[0])|(~up&~q[2]&~q[1]&~q[0]))Cout=1’b1;//Cout输出进位标志或借位1elseCout=1’b0;//否则,进位标志或借位0endmodule逻辑功能:是一个3位增1/减1计数器,当输入信号UP等于1时,计数器增1;当输入信号UP等于0时计数器减1。(a,b,s,y);//定义模块名mux21inputa,b,s;//a,b,s为输入端口,数据类型bitoutputy;regy;//定义y为存放器变量always@(aorbors)//过程,敏感信号a,b,sbegin:mux21case(s)1’b0:y<=a;//当s=0时,y=a,否则等b1’b1:y<=b;default:y<=a;endcaseendendmodule程序引脚图:逻辑功能:。Verilog程序如下modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;notu1(nsl,sl);andu2(sela,a,nsl);andu3(selb,b,sl);oru4(out,sela,selb);endmodulemoduleRTL2(A,B,C,D,Y)outputY;intputA,B,C,D;regY;//or(TP1,A,B);/*用门级电路可以*///and(TP2,C,D);assignTP1=A|B;/*用assign连续赋值语句也可以*/assignTP2=C&D;always@(TP1,TP2,A)beginif(TP==1)Y=TP1^TP2;elseY=A;。设电路并行数据输入端为d[7:0],并行数据输出端为q[7:0],串行数据输入端为ds1,时钟输入端为clk。ldn是预置控制输入端,当ldn=0时,q[7:0]=d[7:0]。clrn是复位控制输入端,当clrn=0时,移位存放器被复位。解:8位左移移位存放器VerilogHDL源程序如下:moduleshl8_v(clr,clk,dsl,ldn,d,q);inputclr,clk,dsl,ldn;input[7:0]d;output[7:0]q;reg[7:0]q;always@(posedgeclkorposedgeclr)beginif(clr)beginq=8'b00000000;endelseif(~ldn)beginq=d;endelsebeginq[7:1]=q[6:0];q[0]=dsl;,计数器时钟CLK上升沿有效,清零端CLRN,进位输出CO。T10(CLK,CLRN,CO,DOUT);inputCLK,CLRN;//时钟,复位控制信号输入口output[3:0]DOUT;//计数数据输出信号口outputCO;//计数进位输出reg[3:0]Q1;regCO;assignDOUTQ1;//将内部存放器计数结果输出至DOUTalways@(posedgeCLKornegedgeCLRN)begin//时序过程if(!CLRN)Q<=0;//RST=0时,对内部存放器单元异步清零elseif(Q1<9)Q1<Q1+1;//当Q1小于9时,允许累加elseQ1<4’b0000;//否则一个时钟后清0返回初值endalways@( Q1)//组合电路之过程if(Q1==4’h9)CO=1’b1;//当Q1=1001时,CO输出进位标志1elseCO=1’b0;//否则,,请用基于根本库元件构造描述方法编写其VerilogHDL程序。binational_logic(y,a,b,s)outputy;inputa,b,s;wiresn,a1,b1;not(sn,s);and(a1,a,sn);and(b1,s,b);or(y,a1,b1);(a0,a1,b0,b1,ci,co,s1,s2);outputco,s1,s2;inputa0,a1,b0,b1,ci;