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),Sum=>sum(),CarryOut=>carry());f:fulladderPORTMAP(a=>a(),b=>b(),CarryIn=>carry(),Sum=>sum(),CarryOut=>carry());f:fulladderPORTMAP(a=>a(),b=>b(),CarryIn=>carry(),Sum=>sum(),CarryOut=>carry());f:fulladderPORTMAP(a=>a(),b=>b(),CarryIn=>carry(),Sum=>sum(),CarryOut=>carry());f:fulladderPORTMAP(a=>a(),b=>b(),:..CarryIn=>carry(),Sum=>sum(),CarryOut=>carry());f:fulladderPORTMAP(a=>a(),b=>b(),CarryIn=>carry(),Sum=>sum(),CarryOut=>cout);ENDripple;加法器设计:第一操作数opr[..]对应于实验台上开关SD~SD;第二操作数opr[..]对应实验台上开关SD~SD;运算结果result[..]对应实验台上指示灯A~A。通过开关SD~SD表示第一操作数,开关SD~SD表示第二操作数,相加在指示灯A~A上即可得到结果。七、实验心得通过这次实验,我对基本的算术运算和逻辑运算的运算规则和实现方法的掌握加深了。除此之外,通过实验,我基本掌握运算器的工作原理,我还学****了如何用运算器实现信息传送通路。这次实验我们主要学****了加法器的设计与实现。起初大家都还不熟悉,所以从一位加法器开始做起,慢慢地熟悉起来之后,可以做到八位了。在此,我很感谢姜老师在实验过程中对我的帮助,因为有老师的帮助我才可以在规定时间里完成实验,并收获了不少知识!:..指令译码器硬连线控制器)的设计与实现一、实验目的、理解指令译码器的作用和重要性;、理解控制器中指令与微操作的关系;、学****设计指令译码器。二、实验原理指令译码器是计算机控制器中最重要的部分。所谓组合逻辑控制器就是指指令译码电路是由组合逻辑实现的。组合逻辑控制器又称硬连线控制器,是早期设计计算机的一种方法。这种控制器中的控制信号直接由各种类型的逻辑门和触发器等组合产生。这样,一旦控制部件构成后,除非重新设计和物理上对它重新连线,否则要想增加新的功能是不可能的。结构上的这种缺陷使得硬连线控制器的设计和调试变得非常复杂而且代价很大。所以,硬连线控制器曾一度被微程序控制器所取代。但是随着新一代机器及VLSI技术的发展,这种控制器又得到了重视,如RISC机广泛使用这种控制器。图组合逻辑控制器的结构方框图图是组合逻辑控制器的结构方框图。逻辑网络的输入信号来源有三个:()指令操作码译码器的输出In;()来自时序发生器的节拍电位信号Tk;()来自执行部件的反馈信号Bj。逻辑网络的输出信号就是微操作控制信号,用来对执行部件进行控制。组合逻辑控制器的基本原理,可描述为:某一微操作控制信号Cm是指令操作码译码器的输出In、时序信号(节拍电位信号Tk)和状态条件信号Bj的逻辑函数。即Cm=f(In,Tk,Bj)用这种方法设计控制器,需要根据每条指令的要求,让节拍电位和时序脉冲有步骤地去:..一步一步地执行指令所规定的微操作,从而在一个指令周期内完成一条指令所规定的全部操作。一般来说,组合逻辑控制器的设计步骤如下。()绘制指令流程图为了确定指令执行过程所需的基本步骤,通常是以指令为线索,按指令类型分类,将每条指令归纳成若干微操作,然后根据操作的先后次序画出流程图。()安排指令操作时间表指令流程图的进一步具体化,把每一条指令的微操作序列分配到各个机器周期的各个时序节拍信号上。要求尽量多的安排公共操作,避免出现互斥。()安排微命令表以指令流程图为依据,表示出在哪个机器周期的哪个节拍有哪些指令要求哪些微命令。()进行微操作逻辑综合根据微操作时间表,将执行某一微操作的所有条件(哪条指令、哪个机器周期、哪个节拍和脉冲等)都考虑在内,加以分类组合,列出各微操作产生的逻辑表达式,并加以简化。()实现电路根据上面所得逻辑表达式,用逻辑门电路的组合或大规模集成电路来实现。三、实验内容、设计目标根据提供的指令集(附件),设计CPU的指令译码器,本实验指令译码器的设计相对简单,因为节拍(t、t和t)信号只在存储器读写时需要对存储器地址分时使用时需要考虑,所以这里暂不考虑节拍脉冲t,也就是说微操作控制信号只是指令操作码In和Bj的函数:Cm=f(In,Bj)式中的In主要代表指令操作码IR[..],还有辅助操作码(如算术逻辑指令时的IR[..],我们这里要求只考虑指令操作码IR[..]。Bj代表进位标志C和结果为标志Z。要求产生的微操作控制信号如下:op_code控制ALU进行种运算操作的位编码。c_z_j_flag为表示需要条件转移。lj_instruct为表示本条指令是条“JMPADR”指令。DRWr为表示在t的下降沿将本条指令的执行结果写入目的寄存器。Mem_Write为表示本条指令有存储器写操作,存储器的地址是目的寄存器的内容。DW_intruct为表示本条指令是双字指令。change_z为表示本条指令可能改变z(结果为)标志。change_c为表示本条指令可能改变c(进位)标志。sel_memdata为表示本条指令写入目的寄存器的值来自读存储器。、顶层设计实体的引脚要求引脚要求的对应关系如下:()指令IR[..]对应实验台开关SD—SD进位C对应实验台开关SD结果为标志Z对应实验台开关SD:..)控制信号对应如下:op_code[..]指示灯R、R、Rc_z_j_flag指示灯Rlj_instruct指示灯RDRWr指示灯RMem_Write指示灯RDW_intruct指示灯Rchange_z指示灯Rchange_c指示灯Rsel_memdata指示灯R四、实验源程序及注释指令译码器:libraryieee;;;;--实体的定义部分entityinstruction_decoderisport(IRH:instd_logic_vector(downto);//指令操作码IR[..]c,z:instd_logic;//c表示进位标志,z表示结果为标志op_code:outstd_logic_vector(downto);//控制ALU进行种运算操作的位编码c_z_j_flag:outstd_logic;//为表示需要操作转移lj_instruct:outstd_logic;//为表示本条指令是“JMPADR”指令DRWr:bufferstd_logic;//为时写DR寄存器Mem_Write:outstd_logic;//为表示本指令有存储器写操作,存储器的地址是目的寄存器中的内容DW_intruct:bufferstd_logic;//为表示指令是双字指令change_z:outstd_logic;//为表示本条指令可能改变Z标志change_c:outstd_logic;//为表示本条指令可能改变C标志sel_memdata:outstd_logic//为时存储器的读出数据作为写入DR的数据);endinstruction_decoder;architecturebehavofinstruction_decoderissignalzj_instruct,cj_instruct:std_logic;beginsel_memdata<=IRH()andIRH()and(notIRH());--..开头操作码的指令change_z<=((notIRH())and(notIRH()))or((notIRH())andIRH()and(notIRH()))or((notIRH())andIRH()andIRH()and(notIRH()));//....开头操作码的指令改变z标志change_c<=(notIRH())and(notIRH());//..开头操作码的指令:..标志c_z_j_flag<=(zj_instructand(notz))or(cj_instructand(notc));//条件转移DRWr_proc:process(IRH)beginifIRH()=''then//算术逻辑指令,,,,,DRWr为,将结果存入目的寄存器DRWr<='';elsifIRH()=''andIRH()=''then//MVRDDR,DATA;LDRDR,SRDRWr<='';//,,DRWr为,将结果存入目的寄存器elseDRWr<='';endif;endprocess;M_instruct:process(IRH)begincaseIRH(downto)isdr,dataMem_Write<='';DW_intruct<='';--strsr,drMem_Write<='';DW_intruct<='';whenothers=>Mem_Write<='';DW_intruct<='';endcase;endprocess;ALUOP_CODE_PROC:PROCESS(IRH)//算术逻辑单元beginifIRH()=''then--,,,op_code<=IRH(downto);elseendif;endprocess;Jinstruct_PROC:process(IRH)begincaseIRH(downto)is//功能:PC<-ADR无条件转移zj_instruct<='';cj_instruct<='';lj_instruct<='';//条件转移:..zj_instruct<='';cj_instruct<='';lj_instruct<='';zj_instruct<='';cj_instruct<='';lj_instruct<='';whenothers=>zj_instruct<='';cj_instruct<='';lj_instruct<='';endcase;endprocess;endbehav;、使用TEC-CA-I实验箱的操作:()实验台设置成FPGA-CPU独立调试模式REGSEL=、CLKSEL=、FDSEL=。使用实验台上的单脉冲,即STEP_CLK短路子短接,短路子RUN_CLK断开。()将设计在QuartusⅡ下输入,编译后下载到TEC-CA上的FPGA中。()拨动实验台上的开关SDSD,改变IR[..]、进位标志C和结果为标志Z,观察指示灯R-R显示的控制信号,并填写下表、使用XJECA实验板的操作:()输入信号(指令操作码):IR[..]、OP[..]()输出信号:指示灯显示微操作信号(下表的后项)填写下表。表一指令译码器实验(C=且Z=)IR[..OP[..c_z_j_flDRMem_WDW_intrchangechangesel_memd指令lj_instruct]]agWrriteuct_z_cataADDDR,SRINCDRSUBDR,SRDECDRANDDR,SRORDR,SRNOTDRMOVDR,SRJMPADRJNCADRJNZADRMVRDDR,DATA:..STRSR,DR指令译码器实验(C=且Z=或者C=且Z=或者C=且Z=)IR[..OP[..c_z_j_fllj_instructDRMem_WDW_intrchangechangesel_memd指令]]agWrriteuct_z_cataADDDR,SRINCDRSUBDR,SRDECDRANDDR,SRORDR,SRNOTDRMOVDR,SRJMPADRJNCADRJNZADRMVRDDR,DATALDRDR,SRSTRSR,DR由上表可知,C和Z只影响与标志位有关的指令的结果。其中指令JNCADR和JNZADR有条件转移,所以当C和Z的取值变化时,会影响实验结果。对于其他指令,C和Z的取值发生变化时结果不变。对于JNCADR指令,其功能是:如果C=,则PC←ADR;如果C=,则PC←PC+。当C=时,c_z_j_flag=,表示需要条件转移;当C=时,转向下一条指令,c_z_j_flag=。对于指令JNZADR,其功能是:如果Z=,则PC←ADR;如果Z=,则PC←PC+。当Z=时,c_z_j_flag=,表示需要条件转移;当Z=时,转向下一条指令,c_z_j_flag=。对于其他指令,不论C和Z取何值,实验结果不变。指令“ADDDR,SR”“INCDR”“SUBDE,SR”“DECDR”结果一致,因为它们都是算术运算,都可能影响进位标志C和结果为标志Z,只是它们的控制运算的编码OP[..]不同。指令“ADDDR,SR”“ORDR,SR”“ORDR”除表示运算编码不同外,其他结果相同,因为它们都是逻辑运算,不影响进位标志C,只影响结果为标志Z。指令“MOVDR,SR”,