文档介绍：该【明德扬-基于FPGA的插值滤波器设计 】是由【青山代下】上传分享，文档一共【31】页，该文档可以免费在线阅读，需要了解更多关于【明德扬-基于FPGA的插值滤波器设计 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erType:要选择Interpolator,表示是插值滤波器。Ratechangefactor:填上4,表示是4倍插值。outputRoundingMethod:选择Truncation,表示输出的结果要截断。Outputdatawidth:选择8。表示输出结果要截断为8位。其他选项默认,点击窗口右下角的GenerateHdl,会弹出下面的窗口。:..Verilog文件,其他都不用勾选。点击Generate,就会生成y_cic的verilog文件。图579:..出现上面的提示,就是生成成功了。点Finish关闭CIC滤波器生成窗口。图580如果出现上面的提示,就是表示要手动将刚才生成的IP核加到本工程。图581在Project菜单中选择Add/RemoveFiletoProject,弹出文件窗口。16:..图582点击右上角的,在弹出来的窗口中,(注意不要搞错文件类型)。然后记得要点Add,才算正式加到工程。图583点OK关闭本窗口。IP核生成后弹出此对话框点击yes将此IP核添加进工程。17:..,该文件就是生成的CICIP核文件。图584my_fir模块的各个信号的描述见下表。信号名I/O位宽作用clkI1时钟输入信号。reset_nI1复位信号,低电平有效。in_dataI8滤波器输入的数据输入。注意,输入的是有符号数。in_validI1滤波器输入的数据有效指示信号。in_errorI2输入数据错误指示信号。实在想不出有啥错误情况,所以此处直接填0。in_readyO1本IP核准备好信号。out_dataO8滤波器的输出。注意,是有符号数。out_validO1滤波器输出有效指示信号。out_errorO2FIR滤波器输出错误指示信号。由于输入没错误,输出也不会有错误,所以可以忽略该信号,例化时不连接。out_readyI1下游模块准备好信号。当下游模块准备好时,本IP核才会输出一个数据。可以利用此信号来控制IP核数据输出的频率。特别注意的是,滤波器的输入数据和输出数据都是有符号数(补码的形式,-128~127)。而我们知道,正弦信sin_data是无符号数(0~255)。所以要将sin_data变成有符号数,再送给FIR进行滤波。假设转换后的信号为cic_din,该信号位宽为8位。无符号数转成有符号数的方法很简单:cic_din=sin_data-128。读者有兴趣可以验证一下。18:..生成CICIP核后,我们要对其进行例化,才行使用上这个IP核,例化名起名u_my_cic,cic的输出数据信号命名为cic_dout。我们要控制CICIP核的输出,使每个数据都能等间隔输出数据。由于CIC滤波器的输入是100个时钟一个数据,CIC是4倍速率,因此输出是25个时钟一个数据。所以我们每25个时钟给一个有效信号连到out_ready接口上。t1来计时25个时钟,该计数器加1条件是“1”,结束条件是“数到25个”。1always@(posedgeclkornegedgerst_n)begin2if(rst_n==0)begin3cnt1<=0;4end5elseif(t1)begin6if(t1)7cnt1<=0;8elsecnt1<=cnt1+1;endendt1=1;t1=t1&&cnt1==25-1;有了这些信号后,就可以例化CICIP核了。1assigncic_din=sin_data-128;2my_cicu_my_cic((0),(t0),(),(cic_din),(cic_dout),(),.out_valid(cic_dout_vld),.out_ready(t1),.clk(clk),.reset_n(rst_n));。dac_da是直接输出正弦信号,但由于DA的输出电压与dac_da是19:..成反比例线性关系,所以dac_da都是按(255-sin_data)得到。那么可以写出dac_da的代码。1always@(posedgeclkornegedgerst_n)begin2if(rst_n==1'b0)begin3dac_da<=0;4end5elsebegin6dac_da<=255-sin_data;7end8end接下来是设计信号dac_sleep,AD是一直工作的,所以要让dac_sleep一直为0。dac_clka为了满足tS的时间要求,可以让dac_clka=~clk。dac_wra可以与dac_clka相同。1assigndac_sleep=0;2assigndac_wra=dac_clka;3assigndac_clka=~clk;接下来是设计信号dac_db。dac_db是直接输出滤波后的信号cic_dout。但要注意的是cic_dout是有符号数(范围是-128~127),所以要转有无符号数(0~255)。假设转换后的信号为cic_dout2,则cic_dout2=cic_dout+128。另外,由于DA的通道2的输出电压与dac_db是成反比例线性关系,所以dac_db都是按(255-cic_dout2)得到。那么可以写出dac_db的代码。1assigncic_dout2=cic_dout+128;2always@(posedgeclkornegedgerst_n)begin3if(rst_n==1'b0)begin4dac_db<=0;5end6elsebegin7dac_db<=255-cic_dout2;8endenddac_clkb为了满足tS的时间要求,可以让dac_clkb=~clk。dac_wrb可以与dac_clkb相同。1assigndac_wrb=dac_clkb;2assigndac_clkb=~clk;,模块主体已经完成。接下来是将module补充完整。20:..cnt0是用always产生的信号,t0计数的最大值为99,需要用7根线表示,即位宽是7位。t0都是用assign方式设计的,因此类型为wire。并且其值是0或者1,1个线表示即可。因此代码如下:1reg[6:t0;t0;t0;cnt1是用always产生的信号,t1计数的最大值为24,需要用5根线表示,即位宽是5位。t1都是用assign方式设计的,因此类型为wire。并且其值是0或者1,1根线表示即可。因此代码如下:1reg[4:t1;t1;t1;addr是用assign设计的,因此类型为wire。其值最大为7,一共有3根线,位宽为3;add_addr和end_addr都是用assign方式设计的,因此类型为wire。并且其值是0或者1,1根线表示即可。故而代码如下1wire[2:0]addr;wireadd_addr;wireend_addr;sin_data是用always设计的,因此类型为reg。其最大值为255,要有8根线表示,位宽为8,故而代码如下1reg[7:0]sin_data;cic_din是用assign设计的,因此类型为wire。其位宽为8,故而代码如下1wire[7:0]cic_din;cic_dout是例化模块的输出,非always设计的,因此类型为wire。其位宽为8,故而代码如下1wire[7:0]cic_dout;cic_dout2是用assign设计的,非always设计的,因此类型为wire。其位宽为8,故而代码如下1wire[7:0]cic_dout2;21:..dac_da是用always设计的,因此类型为reg。其位宽为8;dac_sleep是用assign设计的,因此类型为wire,位宽为1;dac_wra是用assign设计的,因此类型为wire,位宽为1;dac_clka是用assign设计的,因此类型为wire,位宽为1;dac_mode是用assign设计的,因此类型为wire,位宽为1。故而代码如下1reg[7:0]dac_da;wiredac_sleep;wiredac_wra;wiredac_clka;wiredac_mode;dac_db是用always设计的,因此类型为reg。其位宽为8;dac_wrb是用assign设计的,因此类型为wire,位宽为1;dac_clkb是用assign设计的,因此类型为wire,位宽为1。故而代码如下。1reg[7:0]dac_db;wiredac_wrb;wiredac_clkb;在代码的最后一行写下endmodule1endmodule至此,整个代码的设计工作已经完成。下一步是新建工程和上板查看现象。至此,整个代码的设计工作已经完成。下一步是新建工程和上板查看现象。22:...)前面已经介绍了新建工程。现在打开quartus,在Project菜单中选择Add/RemoveFiletoProject,弹出文件窗口。23:..图586点击右上角的,在弹出来的窗口中,。然后记得要点Add,才算正式加到工程。图587点OK关闭本窗口。24:..,选中Processing,pilation,开始对整个工程进行编译和综合。图589出现上面的界面,就说明编译综合成功。25:..在菜单栏中,选中Assignments,然后选择PinPlanner,就会弹出配置管脚的窗口。图591在配置窗口中的location一列,可以填写每个管脚所对应的FPGA管脚号。器件AD9709管脚原理图信号FPGA管脚FPGA工程信号U8MODEDAC_MODEY4dac_modeSLEEPDAC_SLEEPH2dac_sleepCLK1DA_CLKAR2dac_clkaWRT1DA_WRAU1dac_wraDB7P1DAC_DA7AA1dac_da[7]DB6P1DAC_DA6Y2dac_da[6]DB5P1DAC_DA5Y1dac_da[5]DB4P1DAC_DA4W2dac_da[4]DB3P1DAC_DA3W1dac_da[3]DB2P1DAC_DA2V2dac_da[2]DB1P1DAC_DA1V1dac_da[1]DB0P1DAC_DA0U2dac_da[0]CLK2DA_CLKBR1dac_clkb:..WRT2DA_WRBP2dac_wrbDB7P2DAC_DB7P1dac_db[7]DB6P2DAC_DB6N2dac_db[6]DB5P2DAC_DB5N1dac_db[5]DB4P2DAC_DB4M2dac_db[4]DB3P2DAC_DB3M1dac_db[3]DB2P2DAC_DB2J1dac_db[2]DB1P2DAC_DB1J2dac_db[1]DB0P2DAC_DB0H1dac_db[0]X1SYS_CLKG1clkK1SYS_RSTAB12rst_n关闭PinPlanner,软件自动会保存管脚配置信息。:..在菜单栏中,选中Processing,pilation,开始对整个工程进行编译和综合。图594出现上面的界面,就说明编译综合成功。:..连接示意如上图所示。将电源接上开发板;USBBLASTER一端连接到JTAG插口,另一端连到PC的USB接口;将开发板上的P7接口和P11与示波器的两个通道相连。最后再将电源打开。:..quartus的Task窗口中,右键ProgramDevice选择Open进入烧录界面。在上面的界面中,默认会选中文件output/,如果没有生成请看XXXX。在上面的界面中,HardwareSetup的旁边会显示:USB-Blaster。如果不是,请看XXXX。图598:..,在progress这一条显示100%即表示成功,此时可以看FPGA输出效果了。源码在技术交流群:97925396