文档介绍：该【2025年数字信号的发送和接收电路设计】是由【小屁孩】上传分享，文档一共【6】页，该文档可以免费在线阅读，需要了解更多关于【2025年数字信号的发送和接收电路设计】的内容，可以使用淘豆网的站内搜索功能，选择自己适合的文档，以下文字是截取该文章内的部分文字，如需要获得完整电子版，请下载此文档到您的设备，方便您编辑和打印。 : .
丹青不知老将至，贫贱于我如浮云。——杜甫

数字信号的发送和接收电路设计
院系：电子信息与电气工程系
学生姓名：
学号：202520252025
专业班级：09 电子信息工程（专升本）

2010 年 12 月 08 日 : .
古之立大事者，不惟有超世之才，亦必有坚忍不拔之志。——苏轼

1. 设计背景和设计方案
多优势，他增加了通信的保密性，提高了抗干扰能力，但其技术复杂，数字信号在传输
过程中会混入杂音，可以利用电子电路构成的门限电压，去衡量输入的信号电压，只有
达到某一电压幅度，电路才会有输出值，并自动生成一整齐的脉冲。在简要介绍同步数
字复接基本原理的基础上，采用语言对同步数字复接各组成模块进行了设计，并
在 ISE 集成环境下进行了设计描述、综合、布局布线及时序仿真。
系统简介
课题采用 altera 公司的设计平台，以超高速集成电路硬件描述语言
vhdl 为系统逻辑描述的唯一表达方式，采用自顶向下的设计原则，对 mcs-51单片机的
串行接口进行反相设计。在设计时进行模块划分，可划分为 4 个子模块，它们分别是：
（1）串口时钟发生器模块；
（2）数据检测器模块；
（3）发送器模块；
（4）接收器模块。

系统框图
该系统框图如图 1 所示。

图 1 系统框图 : .
操千曲尔后晓声，观千剑尔后识器。——刘勰
把数据代码并行输出。串行偶校检测器课通过异或实现数据传送的格式采用异步串行通
信的格式，包含起始位，数据位，检验位，停止位和空闲位。此实验可选用两个实验箱
完成，一个发送数据，一个接收数据。注意，两试验箱的时钟必须选得一样，两实验箱
要共地。

设计思路
设计一个 5 位数字信号的发送和接收电路，把并行码变为串行码或把串行码变为并
行码，串行偶校验检测器可通过异或实现。在数据接收端，只有在代码传送无误后，才
把数据代码并行输出。数据传送的格式采用异步串行通信的格式，包含起始位、数据位、
校验位、停止位和空闲位。
程序
数据发送模块：将并行数据加上起始位、偶校验位和停止位，以串行方式发送出去。
library ieee;
use ;
use ;
entity send is
port(start:in std_logic;
a: in std_logic_vector(4 downto 0);
clk: in std_logic;
b:out std_logic);
end send;

architecture rt1 of send is
begin
process(clk,a)
variable temp:std_logic_vector(6 downto 0);
variable tmp,m:std_logic;
variable tmp1:integer range 0 to 7;
begin
if(clk even and clk='1')then
if(m='0')then --发送空闲位
tmp:='1';
end if;
if(start='0')then --start 键有效
m:='1'; : .
学而不知道，与不学同；知而不能行，与不知同。——黄睎
temp(5 downto 1):=a(4 downto 0); --
temp(6):=a(4)xor a(3) xor a(2) xor a(1) xor a(0); -- 偶校验位
temp(0):='0'; --起始位
elsif(m='1') then
tmp:=temp(0); --发送数据
temp:='1'&temp(6 downto 1);
if(tmp1<7)then --一次发送 8 位数据，在最后加上停止位
temp:=temp1+1;
else
m:='0';

tmp1:=0;
end if;
end if;
end if;
b<=tmp;
end process;
end rt1;
接收电路比发送电路要复杂，接收电路要实时检测起始位的到来，一旦检测到起始
位到，就要将这一帧数据接收下来，数据接收模块，当检测到起始位时，将数据位和校
验位取出，若校验无误，则并行送出，若有误则报警。
library ieee;
use ;
entity rcv is
port(clk,re:in std_logic;
imp:out std_logic_vector(4 downto 0);
alm:out std_logic);
end rcv;
architecture rcv_arc of rcv is
begin
process(clk)
variable a:std_logic;
variable cnt:integer range 0 to 6;
variable shift:std_logic_vector(5 downto 0);
begin
if clk'event and clk='1' then
if a='0' then
if re='0' then --检测起始位
a:='1';
alm<='0';
end if; : .
学而不知道，与不学同；知而不能行，与不知同。——黄睎
else
if cnt<6 then
shift:=shift(4 downto 0)&re; --
cnt:=cnt+1;
else
cnt:=0;
a:='0';
if(shift(0) xor shift(1) xor shift(2) xor shift(3) xor shift(4) xor shift(5)='0' then
imp<=shift(5 downto 1); -- 若校验无误，则送出
else
alm<='1'; --检测到错误则报警
end if;
end if;
end if;
end if;
end process;
end rcv_arc;
模块功能仿真
对于 send 模块和 rcv 模块，我们根据 VHDL 的学习有了深入的了解，对此我们可以
通过代码可以通过 VHDL语言设计出 send 模块和 rcv ，通过编译仿真我们可以较容易的
看出波形，从而得出设计是否满足我们的需求。
通过编译仿真的 send （图 2）模块和 rcv （图 3）模块及相应的仿真图如图所示：

图 2 发送模块图 3 接收模块
send 模块为发送模块，将并行数据加上起始位，偶校验位和停止位，一串行方式发
送出去，通过仿真，其波形图如图 4 所示。 : .
臣心一片磁针石，不指南方不肯休。——文天祥

4 发送模块仿真波形
模块为数据接收模块，当检测到起始位时，将数据位和校验位取出，若检验无
误，则并行送出，若有误则报警，通过仿真，其波形图如图 5 所示。

图 5 接收模块仿真波形

通过ＶＨＤＬ语言对于数字信号的发送和接收电路的设计，从中对于ＶＨＤＬ语言
有了更加深入的了解，对于数字信号的特点也有了初步的了解。设计过程中，遇到过许
多困难，但在自己的努力下，数字信号的发送和接收，能够准确的发送和接收，最终通
过仿真，验证了设计的准确性。