文档介绍：延时的优化
反相器链的延时优化
逻辑门的延时优化方法——逻辑功效
本章参考书
Jan et al.,Digital Integrated Circuit:A Design Perspective,2rd Edition,Anantha Chandrakasan,Borivoje Nikolic,2003. Chapters 7。
中译本:周润德等译,数字集成电路-电路、系统与设计,电子工业出版社,。第7章。
John P. Uyemura, Introduction to VLSI Circuits and Systems,John Wiley & Sons, Inc., 2002. Chapters 11.
中译本:周润德译,超大规模集成电路与系统导论,电子工业出版社,。第8章。
延时估算方式
时序分析器或电路模拟器
精确
但只能告诉我们某个特定电路速度有多快,不能解决如何改进电路使其速度更快等设计者感兴趣的问题
简单的模型估计
快速估算延时时间
发现延时的来源,并找出缩短延时的办法
延时估算
数字电路的性能指标之一是电路的工作频率
关键路径(Critical Path):需要关注其时序细节的路径
关键路径受四个主要设计层次的影响
体系结构
逻辑级
电路级
版图级
四个优化层次(I)
体系结构:最有效的性能调节杠杆
要求设计者对实现某种功能的算法和目标工艺都有充分的认识:一个时钟周期包含的门延迟的级数、加法操作的速度、存储器访问速度、信号在连线上传输时所需的时间
在微结构级权衡设计的因素包括流水线的级数、执行单元的数量、存储器的容量等
四个优化层次(II)
逻辑级:
需要权衡的因素:模块的类型(行波进位与超前进位加法器的选择)、时钟周期内的逻辑门的级数、逻辑门的扇入和扇出
从功能到逻辑门和寄存器的转换可以凭借经验、根据实验或逻辑综合来完成
没有哪种精巧的逻辑设计可以克服糟糕的微结构设计而造成的影响
四个优化层次(III)
电路级
选择不同尺寸的晶体管
使用其他风格的CMOS逻辑
四个优化层次(IV)
版图级
好的布局规划(可以手工或者自动完成)决定了对延时起主导作用的互连线的长度
对特定的单元进行调节可以减少器件的寄生电容
本部分的内容重点在于介绍如何通过选择逻辑的级数、晶体管的尺寸来对逻辑和电路进行性能优化
本征电容和外部电容
反相器链的延时优化
本征延时与外部延时
,而只取决于工艺以及版图。
,因为消除了任何外部负载的影响,使延时减小到只有本征延时。