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第一讲:
SystemVerilog 基本知识
夏宇闻 神州龙芯集成电路设计企业
Verilog HDL的发展历史
1984: Gateway Design Automation 推出 Verilog 初版
1989: Gateway 被Cadence Design Systems 企业收购
1990: Cadence 向业界公开 Verilog HDL 原则
1993: OVI 提高 the Verilog 原则，但没有被普遍接受
1995: IEEE 推出 Verilog HDL (IEEE 1364-1995)原则
: IEEE 推出 Verilog IEEE Std1364- 原则
: IEEE 推出 Verilog IEEE - 原则
: Accellera 对 SystemVerilog 进行原则化
– Accellera 是OVI & VHDL International (VI)合并后的国际原则化组织
: Accellera 原则化后的SystemVerilog
: IEEE 推出带SystemVerilog 扩展的Verilog新原则
为何称 SystemVerilog ?
SystemVerilog 是 对Verilog 革命性的扩展
Verilog
- IEEE 1364-1995 “Verilog-1995” 原则
– 第一代 IEEE Verilog 原则
Verilog
- IEEE 1364- “Verilog-” 原则
– 第二代 IEEE Verilog 原则
– 明显提高了 Verilog-1995 原则的性能
SystemVerilog
- 国际原则化组织对Verilog-的扩展
– 第三代 Verilog 原则
– DAC- - SystemVerilog
– DAC- - SystemVerilog
SystemVerilog 是Verilog-扩展后的超集
assertions
mailboxes
test program blocks
semaphores
clocking domains
constrained random values
process control
direct C function calls
----------------------- SystemVerilog ------------------------------
------ from C / C++ --------
classes
dynamic arrays
inheritance associative arrays
strings
references
SystemVerilog 是Verilog-扩展后的超集
interfaces
dynamic processes
nested hierarchy
2-state modeling byte
unrestricted ports
packed arrays
implicit port connections
array assignments
enhanced literals
enhanced event control
time values & units
unique/priority case/if
logic-specific processes
root name space
alias const &= |= ^= %=
------------------------------------------------------
-------- from C / C++--------
int globals break
shortint enum continue
longint typedef return
Byte structures do-while
Shortreal unions ++ --
+= -= *= /=
void casting >> = <<= >>>= <<<=
alias const &= |=
^= %=
------------------------- SystemVerilog -------------------------------
SystemVerilog 是Verilog-扩展后的超集
ANSI C style ports
standard file I/O
(* attributes *)
generate
$value$plusargs
configurations
localparam
`ifndef `elsif `line
memory part selects
constant functions
@*
variable part select
-------- from C / C++--------
multi dimensional arrays
signed types
Automatic
** (power operator)
---------------------------------- Verilog - -------------------------------
SystemVerilog 是Verilog-扩展后的超集
modules
$finish $fopen $fclose
initial wire reg
parameters
$display $write disable
integer real
function/task $monitor
events time
always @
`define `ifdef `else
wait # @
packed arrays
assign `include `timescale
fork–join
2D memory
-------- from C / C++--------
begin–end
+ = * /
%
while
for forever
>> <<
if-else
repeat
------------------------- Verilog -1995 -------------------------------
SystemVerilog 提高设计效率
System Verilog
RTL
RTL
Netlist
设计效率
testbench
Co-sim
Overhead
HDL Simultion
SystemVerilog
testbench
进行全面验证的环境
断言验证
硬件辅助的验证
覆盖 测试平台
仿真 形式化特性
提高了验证的水平
提高了设计效率
描述同样的功能，其代码可缩短2到5倍
- 代码短发生意外错误的概率减小了，但仍然可以综合， 新的语句构造可以处理RTL仿真和综合后仿真的不匹配；
- 小组组员间更容易理解和交流；
缩短了学习周期。
System Verilog
RTL
RTL
Netlist
设计效率
构造化的和顾客定义的数据类型
与封装好的接口通信
.* 蕴涵的端口实例引用
极大地提高了仿真速度 仅一种语言就能处理设计和测试问题
设计和验证语言的统一提高了设计效率，学习周期
很短，设计和验证人员都乐意采用：
- 可自动生成高级的受约束-随机测试信号语句，大大减少了设计和验证的复杂度；
- 完整的统一的断言技术改善了设计小组和验证小组之间的交流。
testbench
Co-sim
Overhead
HDL Simultion
SystemVerilog
testbench
使得我们有也许使用更高速度的仿真工具，加速了设计的完毕