§6.4 数字通道接口.ppt

文档介绍：§ 数字通道接口
当CPU与外设交换的信息为数字量时该接口为数字通道接口。
因为CPU和外设速度上的差异,因此,在传输过程中或者事先将数据由锁存器“锁住”,然后再由微处理器或I/O接口按自身的定时要求将数据取走;或者,直接经缓冲器通路按时序规定传输。总之,数据是不可能长时间地“停留”在数据总线上的。所以数据交换中常使用锁存器或寄存器,三态缓冲器件。一般输出需要锁存,输入需要三态缓冲隔离。
外设输入的数据和状态都要经过三态缓冲器和数据总线送到CPU。通常,挂在总线上的缓冲器都有三态输出能力,当CPU或I/O口需要输送数据时,才有允许信号开门,将数据送往数据总线。
常用的三态缓冲器芯片有:
74LS2458总线传送接收器,非反相三态输出接收器。∵可双向传送。∴除允许控制端G外,还有方向控制端DIR
74LS2448总线缓冲器,非反相三态输出。内部由二组三态门组成,每组4个三态门共输出允许G。

A(1A,2A) 数据输入
Y(1Y,2Y) 数据输出
G(1G,2G)=L,AY输出允许
244与245的区别是:一个双向传送,一个单向传送。∴245多一个方向控制DIR。
74LS240-8总线缓冲器,反相三态输出。
74LS125-4总线缓冲器,非反相三态输出。
74LS365-6总线缓冲器,非反相三态输出。
还有很多缓冲器,主要区别是输出反相或不反相以及开门信号G是高电平或低电平有效。
功能表
锁存器与触发器的区别锁存器→当允许端G有效时,Q输出将跟随数据D输入,此时它好比一个“直通门”;一旦允许失效时,锁住此时的数据信息。
触发器由边沿触发,如在时钟有上升沿,Q输出为D输入状态。
寄存器寄存器可由触发器构成,也可由锁存器构成。
常用芯片:
74LS3738D(透明)锁存器,即选通端G为高有效时,Q跟随D输入,一旦失效变为低电平时,锁住此时已建立的数据电平。三态输出, 共选通控制,共输出允许OE。
用来锁存或寄存CPU输出的数据和命令或地址。
74LS3748D触发器,三态输出,共输出控制,
共时钟。
8个触发器都是边沿触发器,即在时钟正跳变时,Q输出将为D输入的逻辑状态。
一位逻辑图功能表
输出控制时钟输入输出
OE CLK D Q
L ↑ H H
L ↑ L L
L L X Q0
H X X Z
∴又称三态缓冲寄存器。即数据进入寄存器后并不立即从寄存器输出,要经过三态缓冲器才能输出。此类三态缓冲寄存器既可作数据输入寄存器,又可作数据输出寄存器。
若将373的所存允许G一直接高电平,则三态缓冲锁存器即为三态缓冲器;若将373的输出允许OE一直低电平,则三态缓冲锁存器即为三态锁存器。
373、374实际上是由寄存器和三态缓冲器组成。
D7 ~D0 8个数据输入端,Q7 ~Q0 8个数据输出端。
正边沿触发,低电平清除的8个D触发器构成,即在时钟正跳变时,将D端传到Q端输出。
( CLK保持高电平或低电平时,Q状态不变)。
和374的区别:无三态输出控制。
273只能作为输出寄存器,不能作输入寄存器。
功能表
清除时钟输入输出
CLR CLK D Q
L X X L
H ↑ H H
H ↑ L L
H L X Q0
74LS273-8D触发器,共时钟,带清除端,单路输出。
一位结构
缓冲器和寄存器的使用主要注意好几个控制信号:
244的允许端G,一般应接一负脉冲将数据输入端传送至输出端送DB,执行IN指令时,由I/O时序可知,产生端口地址信号和IOR信号,将此两信号接至G端即可。
三、缓冲器和寄存器的应用-缓冲器常用作输入接口、寄存器常用作输出接口。
IN AL,port
273的CLK应出现正跳变时,将D传到Q。
执行OUT指令时,由时序知,产生端口地址信号和
IOW信号。将此两信号接到CLK端即可。
OUT port,AL
-12的PS0,PS1等信号直接作
为上述控制信号。,已加入
IOR,IOW信号。
简例1、采集8个开关的状态(或8位数字仪表)简单输入接口。
接口电路
控制程序
MOV DX,PORT
IN AL,DX
注:实验中,此处的负脉冲可用PS代替,因为保护卡译码中含有IOR和IOW信号。