V第六章时序逻辑电路设计.ppt

文档介绍：第六章时序逻辑电路设计
时钟信号
触发器
计数器
总目录
章目录
第二节
第三节
第一节
在时序电路中,是以时钟信号作为驱动信号的,也就是说时序电路是在时钟信号的边沿到来时,它的状态才会发生改变。
在用VHDL描述时序逻辑电路时,通常采用时钟进程的形式来描述,也就是说,时序逻辑电路中进程的敏感信号是时钟信号。
因此,在时序电路中时钟信号是非常重要的,它是时序电路的执行条件和同步信号。
时钟作为敏感信号的描述方式有两种:
时钟信号
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在时序逻辑电路中,时钟是采用边沿来触发的,时钟边沿分为上升沿和下降沿。
(1) 上升沿描述:
(2) 下降沿描述:
以下是这两种边沿的描述方式。
(1) 时钟信号显示地出现在PROCESS语句后面的敏感信号表中。
(2) 时钟信号没有显示地出现在PROCESS语句后面的敏感信号表中,而是出现在WAIT语句的后面。
其物理意义是指时钟信号的逻辑值是从‘0’跳变到‘1’。
其物理意义是指时钟信号的逻辑值是从‘1’跳变到‘0’。
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描述2:
label2:PROCESS(clk)
BEGIN
WAIT UNTIL clk = ‘1’;
┇
AND PROCESS;
描述1:
label1:PROCESS(clk)
BEGIN
IF(clk’EVENT AND clk = ‘1’)THEN
┇
AND PROCESS;
(1)上升沿描述:
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(2)下降沿描述:
描述1:
label1:PROCESS(clk)
BEGIN
IF(clk’EVENT AND clk = ‘0’)THEN
┇
AND PROCESS;
描述2:
label2:PROCESS(clk)
BEGIN
WAIT UNTIL clk = ‘0’;
┇
AND PROCESS;
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JK触发器
例
LIBRARY IEEE;
USE ;
ENTITY JKff_v1 IS
PORT(J,K: IN STD_LOGIC;
clk: IN STD_LOGIC;
set: IN STD_LOGIC;
reset: IN STD_LOGIC;
Q,QB: OUT STD_LOGIC);
END JKff_v1;
ARCHITECTURE behave OF JKff_v1 IS
SIGNAL Q_temp,QB_temp: STD_LOGIC;
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BEGIN
PROCESS (clk,set,reset)
BEGIN
IF (set ='0' AND reset ='1')THEN
Q_temp <= '1';
QB_temp <= '0';
ELSIF (set ='1' AND reset ='0')THEN
Q_temp <= '0';
QB_temp <= '1';
ELSIF (clk'EVENT AND clk = '1')THEN
IF(J='0' AND K='1')THEN
Q_temp <= '0';
QB_temp <= '1';
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ELSIF(J='1' AND K='0')THEN
Q_temp <= '1';
QB_temp <= '0';
ELSIF(J='1' AND K='1')THEN
Q_temp <= NOT Q_temp ;
QB_temp <= NOT QB_temp;
END IF;
END IF;
Q <= Q_temp;
QB <= QB_temp;
END PROCESS;
END behave;
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JK触发器仿真波形
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60进制递增计数器
library ieee;
use ;
use ieee std_ logic_ unsigned. all;
tm60v IS
PORT( en : IN std_logic;
clear : IN std_logic;
load : IN std_logic;
dl,dh : IN std_logic_vector(3 down to 0);
clk : IN std_logic;
cout : out