文档介绍：模块的结构 数据类型 运算符和表达式 语句 基本逻辑电路的设计 算法状态机图ASM 层次化设计 流水线技术 测试程序的设计
第2章 Verilog-HDL语言
随着集成电路设计规模的增大和复杂程度的日益提高,复杂数字逻辑系统的设计将继续保持向大规模发展的趋势。大家熟悉的通过逻辑电路原理图设计复杂数字逻辑系统的传统设计方法已经远远不能满足现代电子系统设计的要求,迫切需要采用更先进的设计方法进一步提高设计效率。
在这样的技术背景下,能够大大降低设计难度的硬件描述语言HDL(Hardware Description Language)设计方法正越来越广泛地被采用。硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言,可以描述硬件电路的功能、信号连接关系和定时关系。对硬件电路的描述,可以分为行为级描述(Behavior Description)、寄存器传输级RTL(Register Transfer Level)描述、门级(Gate)描述和开关级(Switch)描述。
行为级描述(又称为数据流描述)是对功能模块实现的行为和算法进行描述,是最高级的抽象层次。 寄存器传输级描述用同步时序或异步时序电路、数据通路和寄存器等描述硬件电路。 门级描述则进一步将寄存器和组合电路用各种基本逻辑门实现。 基本的逻辑门是由晶体管开关实现的,因此可以进一步细化到开关级。门级和开关级的描述是与工艺有密切关系的,需要集成电路制造厂商提供的工艺综合库提供相应的门级延时、单元面积等参数。
一个集成电路往往包含上百万个晶体管,很难用手工方法在门级和开关级描述含有上百万个晶体管的集成电路。可以从行为级或寄存器传输级用硬件描述语言进行描述,然后用电子设计自动化EDA(Electronic Design Automation)综合工具自动转化成门级,产生网表和布局布线以及参数提取等步骤,最后提交给芯片制造厂商投片生产。
利用硬件描述语言,可以采用自顶向下的设计方法,从系统级开始,把一个复杂的数字系统分为几个基本模块,再将每个基本模块划分为下一层次的基本模块,数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述复杂的数字系统。然后,利用电子设计自动化工具,逐层进行仿真和验证,再把其中需要变为实际电路的模块组合,经过自动综合工具转换到门级电路网表,直到能够用FPGA/CPLD器件结构相对应的逻辑单元来实现。
Verilog-HDL和VHDL(Very High Speed Integrated Circuit Hardware Description Language)是目前应用最广泛的硬件描述语言。Verilog-HDL语言最初于1983年由GDA(Gateway Design Automation)公司开发,于1995年成为IEEE(Institute of Electrical and Electronic Engineers)标准(IEEE Std. 1364-1995)。Verilog-HDL和VHDL两种硬件描述语言都已经成为IEEE的标准,许多电子设计自动化EDA软件和FPGA/CPLD的开发系统都支持这两种硬件描述语言,都能够用于设计ASIC和仿真。
现在,随着系统级FPGA以及系统芯片的出现,软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的发展需求,出现了很多新的硬件描述语言,像System Verilog和System C等等。
硬件描述语言VHDL发展得较早,语法严格,VHDL语法是在ADA语言的基础上发展起来的一种硬件描述语言。而Verilog-HDL则是在人们已经很熟悉的C语言的基础上发展起来的一种硬件描述语言,语法较自由。但是,这两种硬件描述语言又各有特点。一般来说,Verilog-HDL比较适合于系统级(System)、算法级(Algorithm)、寄存器传输级(RFL)、门级(Gate)和开关级(Switch)的设计;对于特别复杂(几百万门以上)的电子系统设计,采用VHDL更合适。
选择VHDL还是Verilog-HDL硬件描述语言?这是初学硬件描述语言的设计者会提出的问题。其实硬件描述语言都是要描述实际的硬件电路,它们有许多相同的地方,掌握其中一种硬件描述语言以后,可以通过短期的学****就会很快学会另一种硬件描述语言。选择何种语言主要还是看周围人群的使用****惯,这样可以方便日后的学****交流。当然,如果是集成电路ASIC设计人员,则应该掌握Verilog-HDL,因为在IC设计领域,目前许多集成电路设计公司都是采用Verilog进行IC设计的。对于PLD/FPGA设