文档介绍：第8章 TMS320C54x片内外设及应用实例
定时器
时钟发生器
定时器/计数器编程举例
多通道缓冲串口(McBSP)
多通道缓冲串口应用实例
主机接口(HPI)
外部总线操作
定时器
定时器的组成框图如图8-1所示。它有3个存储器映象寄存器:TIM、PRD和TCR。这3个寄存器在数据存储器中的地址及其说明如表8-1所示。定时器控制寄存器(TCR)位结构如图8-2所示,各控制位和状态位的功能如表8-2所示。
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图8-1 定时器组成框图
表8-1 定时器的三个寄存器
Timer0地址
Timer1地址
寄存器
说明
0024H
0030H
TIM
定时器寄存器,每计数一次自动减1
0025H
0031H
PRD
定时器周期寄存器,当TIM减为0后,CPU自动将PRD的值装入TIM
0026H
0032H
TCR
定时器控制寄存器,包含定时器的控制和状态位
15~12
11
10
9~6
5
4
3~0
保留
soft
free
PSC
TRB
TSS
TDDR
图8-2 TCR位结构图
表8-2 定时器控制寄存器(TCR)的功能
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时钟发生器
硬件配置PLL
软件可编程PLL
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硬件配置PLL
用于C541、C542、C543、C545和C546芯片。
所谓硬件配置PLL,就是通过C54x的3个引脚CLKMD1、CLKMD2和CLKMD3的状态,选定时钟方式,如表8-3所示。由表8-3可见,不用PLL时,CPU的时钟频率等于晶体振荡器频率或外部时钟频率的一半;若用PLL,CPU的时钟频率等于晶体振荡器频率或外部时钟频率乘以系数N(PLLN),使用PLL可以使用比CPU时钟低的外部时钟信号,以减少高速开关时钟所造成的高频噪声。
表8-3 时钟方式的配置
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软件可编程PLL
软件可编程PLL具有高度的灵活性,其时钟定标器提供各种时钟乘法器系数,并能直接接通和关断PLL。PLL的锁定定时器可以用于延迟转换PLL的时钟方式,直到锁定为止。通过软件编程,可以选用以下两种时钟方式(如表8-4 ~ 8-6、图8-3所示)。
PLL方式,其比例系数共31种。靠锁相环电路完成。
分频(DIV)方式,其比例系数为1/2和1/4,在此方式下,片内PLL电路不工作以降低功耗。