文档介绍：第5章 VHDL基本语句(二) <EDA技术与应用> 课程讲义
合肥工业大学彭良清
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上一章内容回顾
先看一个VHDL代码的例子
简单代码结构:端口定义和电路逻辑表达
代码文件命名
进程(PROCESS)
VHDL代码中的:Port,Siganl,Variable
学会简单VHDL设计的三板斧
VHDL与C 代码中的函数的区别?
操作符& 数据类型& 赋值语句
逻辑分支语句:IF;CASE,
循环语句(LOOP)
本章内容
VHDL代码中的时序逻辑和组合逻辑表达
语句的执行时间问题
(顺序语句& 并行语句)
基本单元电路的VHDL代码
(三态门,双向缓冲器,计数器,D触发器,译码器……)
复杂代码结构
(子程序; 元件; 块; 包)
属性定义语句
库的使用
VHDL代码中的 时序逻辑和组合逻辑表达
不完整的
条件语句构成
时序电路
完整的
条件语句构成
组合逻辑电路
Q: 何为
时序电路和组合逻辑电路?
不完整的条件语句的VHDL
P_BAD IS
PORT ( a1 : IN BIT;
b1 : IN BIT;
q1 : OUT BIT
);
END P_BAD;
ARCHITECTURE one P_BAD IS
BEGIN
PROCESS(a1,b1)
BEGIN
IF a1 > b1 THEN
q1 <= '1';
ELSIF a1 < b1 THEN
q1 <= '0';
END IF;
END PROCESS;
END ARCHITECTURE one;
请看图
不完整的条件语句的电路图
IF a1 > b1 THEN
q1 <= '1';
ELSIF a1 < b1 THEN
q1 <= '0';
END IF;
P_GOOD IS
PORT ( a1 : IN BIT;
b1 : IN BIT;
q1 : OUT BIT
);
END P_GOOD;
ARCHITECTURE one P_GOOD IS
BEGIN
PROCESS(a1,b1)
BEGIN
IF a1 > b1 THEN -- comparing it with example 4_9,p82
q1 <= '1';
ELSE
q1 <= '0';
END IF;
END PROCESS;
END ARCHITECTURE one;
改进的代码
请看
改进代码的电路图
请将a1,b1的
数据位数变成 8 位,
观察
RTL 图??
IF a1 > b1 THEN
q1 <= '1';
ELSE
q1 <= '0';
END IF;
时序逻辑之:信号边沿检测
信号边沿( 或者)触发
是
时序逻辑
的基本单元
那么,在VHDL中
如何
检测信号的跳变?
VHDL代码中的 边沿信号检测(EVENT 语句)
上升沿检测
IF CLK'EVENT AND CLK = '1' THEN
Q <= D;
END IF;
下降沿检测
IF CLK'EVENT AND CLK = ‘0' THEN
Q <= D;
END IF;
3:更多的沿检测代码