毛刺已消除op为上升沿脉冲-github.ppt

文档介绍：有限状态机
目的
进一步学****时序逻辑电路
了解有限状态机的工作原理
学会使用“三段式”有限状态机设计电路
掌握按键去抖动、信号取边沿等处理技巧
状态机简写为FSM(Finite State Machine),主要分为2大类:第一类,若输出只和状态有关而与输入无关,则称为Moore状态机;第二类,输出不仅和状态有关而且和输入有关系,则称为Mealy状态机。要特别注意的是,因为Mealy状态机和输入有关,输出会受到输入的干扰,所以可能会产生毛刺(Glitch)现象,使用时应当注意。事实上现在市面上有很多EDA工具可以很方便的将状态图的描述转换成可以综合的VHDL程序代码
curr_state
next_state
时钟
复位
reg信号
组合逻辑
有限状态机电路基本结构
D触发器
Verilog实现方式
Verilog中推荐采用“三段式”描述状态机
第一段,时序逻辑always模块,描述次态寄存器迁移到现态寄存器
第二段,组合逻辑always模块,描述状态转移条件判断
第三段,组合逻辑always模块,格式化描述次态寄存器输出
第三段可以包含多个always块,每个always块处理一个信号
curr_state
next_state
时钟
复位
第一段
第二段
第三段
Verilog实现方式
第一段代码结构(时序逻辑)
Verilog代码-1
Verilog代码-2
第二段代码结构(组合逻辑)
Verilog代码-3
第三段代码结构(时序逻辑)
对a信号进行处理
Verilog代码-4
第三段代码结构(时序逻辑)(续)
对b信号进行处理