CMOS集成电路中ESD保护技术研究——ESD implant.pdf.txt

文档介绍：CMOS集成电路中ESD保护技术研究——ESD implant
《现代电子技术》 2008 年第 8 期总第 271 期
集成电路与材料
CMOS 集成电路中 ESD 保护技术研究
王翠霞1 ,许维胜2 ,余有灵2 ,吴启迪2 ,范学峰1
( 1. 同济大学半导体与信息技术研究所上海 200092 ;2. 同济大学上海 200092)
摘: 分析 ESD 失效的原因和失效模式,针对亚微米 CMOS 工艺对器件 ESD 保护能力的降低,从工艺、要器件、电路三个层次对提高 ESD 保护能力的设计思路进行论述。工艺层次上通过增加 ESD 注入层和硅化物阻挡层实现 ESD 能力的提高; 器件方面可针对电路的特点,选择合适的器件( 如 MOS ,SCR , 二极管及电阻) 达到电路需要的 ESD 保护能力; 电路方面采用栅耦和实现功能较强的 ESD 保护。关键词: 静电放电; 失效模式; ESD 保护电路; 栅耦合中图分类号: TN433 文献标识码:A 文章编号:10042373X ( 2008) 082001203
WAN G Cuixia 1 ,XU Weisheng2 , YU Youling2 ,WU Qidi2 ,FAN Xuefeng1
2. Tongji University ,Shanghai ,200092 ,China)
Research of ESD Protection Technology in CMOS Integrated Circuit
(1. Institute of Semiconducto r and Info rmation Technology , Tongji University ,Shanghai ,200092 ,China ;
静电在芯片的制造、封装、测试和使用过程中无处不在,积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放, 瞬间功率高达几百千瓦, 放电能量可达毫焦耳,对芯片的摧毁强度极大[ 1 ] 。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性, 极为重要。随着工艺的发展, 器件特征尺寸逐渐变小, 栅氧也成比例缩小。二氧化硅的介电强度近似为 8 × 6 V/ cm , 因 10 此厚度为 10 nm 的栅氧击穿电压约为 8 V 左右,尽管该击穿电压比 3 . 3 V 的电源电压要高一倍多,但是各种因素造成的静电,一般其峰值电压远超过 8 V ; 而且随着多晶硅金属化( Polyside) 、扩散区金属化( Silicide) 、多晶硅与扩散区均金属化( Salicid) 等新工艺的使用, 器件的寄生电阻减小, ESD 保护能力大大减弱。为适应 VL SI 集成密度和工作速度的不断提高, 新颖的集成电路 ESD 保护电路构思不断出现
。本文将对 ESD 失效模式和失效机理进行了介绍,着重从工艺、器件和电路 3 个层次论述 ESD 保护模块的设计思路。
收稿日期:2007210215
基金项目:863 项目: 高性能集成型电子镇流器
tion ability f ro m t he level of p rocess , device and circuit ,according to t he decreasing of t he ESD p