文档介绍：2006年8月3日
SoC设计指南
2006/10/16
本资料的目的
Sub-100nm时代的SoC设计变得非常困难,对应超低动作电压的电路设计困难、Signal Integrity(SI)的影响、工艺微细化所带来的使用损耗、CHIP内部动作的不安定因素的增大以及各种各样的延迟变动、误差原因都必须在电路设计时进行充分的考虑。
伴随着上述各种要因的影响,SoC的设计所需的知识除去传统的RTL、逻辑合成Timing解析工具、P&R等EDA工具相关的知识以外,还要对微细化工艺所带来的各种问题对应的知识。
Sub-100nm时代的SoC产品设计,只是按照固定的流程进行EDA工具的操作,不能够设计出确实动作的LSI,要对延迟变动、延迟误差等各种不安定因素设定相应的Mergin,进行安全的LSI设计。
对应Sub-100nm时代的SoC制品设计,有必要对设计所需的知识进行整理,形成一个设计指南。
前言
2006/10/16
前言
本资料的目的
本资料对SoC设计中需要考虑的各种问题(延迟变动、延迟误差等要因)的特性进行分析,对各种要因的解析方法及对应方法进行说明。
资料列举的各类数据不是固定的数据,根据AISC厂家提供的最新数据进行SoC的制品设计。
2006/10/16
资料的构成概要
Session1 设计指南的必要性
Session2 设计指南的简单介绍
Session3 设计阶段的执行内容
(参照S/O手册)
Session4 设计Mergin的计算例
Session1 设计指南的必要性
主要介绍 Sub-100nm时代的SoC设计环境和必要的知识,以及设计指南产生的背景。同时说明考虑各种延迟变动、延迟误差等不安定因素的SoC设计,设计指南的必要性。
2006/10/16
概要
1. Sub-100nm时代的设计环境
超低电压动作电路设计的困难化
超大规模Gate的对应方法
微细化带来的各种设计要素的对应
影响日益深刻的Signal Integrity(SI)的对应方法
Device损耗模式的对应
CHIP内部随机因素影响的增大
CHIP内部温度随机因素影响的增大
2. SoC制品设计所必须的知识
3. 延迟变动和延迟误差的要因
如果不考虑延迟变动和延迟误差
随机因素的分类
off Chip随机因素
on Chip随机因素
元件库的corner条件
2006/10/16
概要
延迟随机要因的分类
产生延迟随机因素的主要原因
制造工程
动作环境
使用年数
SI
EDA工具
4. 延迟变动的例
5. 考虑延迟变动和延迟误差的设计
元件库的考虑
EDA工具的考虑
设定最优化的Mergin
6. 牢靠设计和设计指南
所谓的牢靠设计
设计指南的必要性
2006/10/16
250nm
180nm
130nm
90nm
65nm
1. Sub-100nm时代的设计环境
SoC设计难于确保时序精度
超低电压动作电路设计的困难化
电源电压的降低
、、
Tr的阈值(Vth)降低
、、
随机变动量的相对增加
由于电源电压和Tr的阈值的降低,随机因素的相对变动量的比率随之增大
对于延迟时间的影响度增加
设计电路的延迟时间对于由于电源电压和Tr的阈值的随机因素更为敏感
电源电压和阈值电压的关系
IR-Drop的延迟系数
Design Rule
电源电压/阈值电压(V)
延迟系数(相对值)
2006/10/16
1. Sub-100nm时代的设计环境
SoC设计难于确保时序精度
超大规模电路的对应
Clock Tree的Gate段数增加
Clock Tree的段数增加,如果时钟Tree段数达到与数据信号同等的Gate段数,TimingFix(Setup/Hold)将会非常困难。
从动态仿真向静态时序解析(STA)转移
随着SoC设计规模的增大,利用测试矢量仿真波形的动态变化的方法需要花费莫大的时间,已经难以适应市场的要求。
STA解析由于不使用测试矢量,能够高速地进行时序检验,已经成为SoC设计的主流。
STA
STA是Static Timing Analyzer的简略写法,不使用测试矢量进行Static时序解析的工具,其代表