文档介绍：寄存器
移位寄存器
单向移位寄存器
双向移位寄存器
第三节寄存器
用来存放数据
一、寄存器的分类
CT=0表示此端子为低电平时,四个触发器的输出为零。不受任何关联数字影响,异步清除。
(一)中规模寄存器74175
RG4表示四个触发器构成的寄存器。
C1表示此端子是时钟,且上升沿有效。
二、寄存器
关联数字是1,关联到时序块的输入端数据送到触发器的输出。
假设4是低位寄存器,1是高位寄存器。
由D触发器的特性方程可知:
在移位脉冲的作用下,低位触发器的状态送给高位,作为高位的次态输出。
左移寄存器
欲存入数码1011:
1
0
1
1
采用串行输入只有一个数据输入端
?
解决的办法:
在 4个移位脉冲的作用下,依次送入数码。
左移寄存器:
先送高位,后送低位。
右移寄存器:
先送低位,后送高位。
由于该电路为一左移寄存器,数码输入顺序为:
1
0
1
1
欲存入数码1011,即D1D2D3D4= 1011
1
0
1
1
(二)四位双向移位寄存器74194
74194功能表
输入输出
0 X X X … X X X X 0 0 0 0
↑ X d0 … d3 1 1 X d0 d1 d2 d3
1 0 X X … X X X X Q0n Q1n Q2n Q3n
1 ↑ 1 X … X 0 1 X Q0n Q1n Q2n
↑ 0 X … X 0 1 X Q0n Q1n Q2n
1 ↑ X X … X 1 0 1 Q1n Q2n Q3n
↑ X X … X 1 0 0 Q1n Q2n Q3n
1 X X X … X 0 0 X Q0n Q1n Q2n Q2n
R CP DSR D0 … D3 MB MA DSL Q0n+1 Q1n+1 Q2n+1 Q3n+1
1
0
1
0
LIBRARY IEEE
USE ;
ENTITY vshiftreg IS
PORT (CP,R,DSR,DSL:IN STD_LOGIC;
S: STD_LOGIC_VECTOR (2 DOWNTO 0); --FUNCTION SELECT
D: STD_LOGIC_VECTOR (7 DOWNTO 0); --DATA IN
Q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); --DATA OUT
END vshiftreg;
ARCHITECTURE vshiftreg_arch OF vshiftreg IS
SIGNAL IQ: STD_LOGIC_VECTOR (7 DOWNTO 0);
BEGIN
用VHDL程序实现8位移位寄存器
定义一个中间信号IQ
(二)四位双向移位寄存器74194
PROCESS(CP,R,IQ)
BEGIN
IF ( R=‘1’) THEN IQ <= ( OTHERS => ‘0’); --异步清除
ELSIF (CP’EVENT AND CP=‘1’) THEN
CASE CONV_INTEGER(S) IS
WHEN 0 => NULL; --保持
WHEN 1 => IQ <=D; --预置
WHEN 2 => IQ <= DSR & IQ(7 DOWNTO 1); --右移
WHEN 3 => IQ <= IQ(6 DOWNTO 0) & DSL; --左移
WHEN 4 => IQ <= IQ(0) & IQ(7 DOWNTO 1); --循环右移
WHEN 5 => IQ <= IQ(6 DOWNTO 0) & IQ(7); --循环左移
WHEN 6 => IQ <= IQ(7) & IQ(7 DOWNTO 1); --算数右移
WHEN 7 => IQ <= IQ(6 DOWNTO 0) & ‘0’; --算数左移
WHEN OTHERS => NULL;
END CASE;
END IF;
Q <= IQ;
END PROCESS;
END vshiftreg_arch;
R信号为异步清零,不考虑CP信号。
用CONV_INTEGER将S所属数据类型STD_LOGIC_VECTOR转换到整数类型。
根据MA、MB、MC的值,用CASE语句描述了8种移位操作。
在CASE语句中,用WHEN OTHERS覆盖没有考虑到的值域。“NULL”语句描述无任何操作,即保持原状态。
2. 环形计数器
1. 数据转换
3. 扭环形计数器
4. 分频器
(四)寄存器的应用
并行转换