文档介绍：第4章 MAX+plusII应用向导
EDA技术实用教程
第4章 MAX+plusII应用向导
教学内容:
  VHDL输入基本设计流程
  原理图输入设计方法
1. 为本项工程(Project)设计建立文件夹
2. 输入设计项目和存盘
建立文本编辑器对话框
VHDL输入基本设计流程 编辑输入并保存VHDL源文件
注意:文件夹不能用中文,不能带空格,尽量不用数字
选File/Project/Name菜单建立项目名
选File/New菜单,并选text Editor条目,进入文本编辑窗
在文本编辑窗中输入VHDL文件并存盘
File/Project/Save & Check 菜单将文件存盘并检查文件的正确性
(文件应以扩展名*.VHD存盘)
设定当前文件为工程
将当前设计设定为工程和选定目标器件
选File/Project/set Project to Current File设定当前文件为工程
选定当前工程的目标器件为EP1K100QC208-3
去掉勾
选择ACEX1K
选择EP1K100QC208-3
选Assign/Device菜单,在指定器件窗口指定ACEX1K系列,并选EP1K100QC208-3器件
图4-16 设定VHDL编译版本号
选择VHDL文本编译版本号和排错
选Compile interfaces/list reader settings,设定VHDL编译版本号
选File/Project/Save & Compile 菜单,编译设计文件
在全程编译窗口下消去“Use Quartus Fitter…”项
Compile 中
processing fitter setting
关闭用于优化FLEX10K 和ACEXIK系列适配算法的操作:
去掉勾
确定设计文件中的错误
从SNF文件中输入设计文件的信号节点
(1) 建立波形文件
时序仿真
选Max+plus2/waveform Editor菜单,编辑输入信号波形(在波形编辑窗口,选Node/Enter Nodes from SNF菜单将输入和输出端口调入,然后再编辑)