基于CPLD的脉冲计数器的设计.doc

文档介绍：####
毕业设计(论文)说明书
作者### 学号 1###
系部电子##系
专业 EE
题目基于CPLD的脉冲计数器的设计

指导教师 XX
评阅教师 XX
完成时间:
毕业设计(论文)中文摘要
(题目):基于CPLD的脉冲计数器设计
摘要:介绍了用CPLD+HDL的EDA技术作为开发手段,实现对16通道脉冲信号计数的脉冲计数器的设计。该方法具有设计周期短,内部电路模块可移植的特点,解决了以往数字电路小规模多器件组合的设计瓶颈,经实际电路测试,该系统性能可靠。
关键词:脉冲计数器;CPLD;VHDL;波形仿真
毕业设计(论文)外文摘要
Title : Design of pulse counter based on CPLD
Abstract: The design of a pulse counter to 16 channels pulse with EDA
Technology of CPLD+VHDL is presented in the paper. The circuit
Is different from the traditional digital circuit posed
Of many small scale devices. Furthermore ,the circuit design
Cycle is short , and parts of the circuit are transplantable
Comparing with others .Practical circuit testing shows that
The system is reliable.
Key words: pulse counter; CPLD; VHDL; wave-shape simulating

目录
1序言 5
5
CPLD芯片介绍 5
概述 5
5
EPM7160S 7
3 脉冲计数器的设计原理 8
9
10
10
10
10
控制器模块 11
11
11
12
13
13
13
14
14
15
4功能仿真与测试 15
结论 17
致谢 17
主要参考文献 17
1序言
CPLD( Complex Programmable Logic Device )是一种复杂的用户可编程逻辑器件,由于用连续连接结构,易于预测延时,从而使电路仿真更加准确。利用CPLD高速、高可靠性、可编程、体积小的特点,采用CPLD+HDL的EDA开发方案,必将有效解决传统的电子系统中由来已久的设计瓶颈什么设计瓶颈啊?
。脉冲计数器是数字电路中的一个典型应用,实际的硬件设计用到的器件较多,连线比较复杂,而且会产生较大的时延,可靠性差。随着复杂可编程逻辑器件的广泛应用,以EDA工具作为开发手段,将使整个系统大大简化,提高整体性能和可靠性。
本文选用Altera 公司的MAX7000 系列芯片EPM7160S,实现了对16路脉冲进行计数。具有体积小、可靠性高、低功耗、开发周期的特点。
?
CPLD芯片介绍
概述
ALTERA的MAX7000系列CPLD提供高性能的逻辑解决方案,密度从600-10000个可用门不等(32-512个宏单元),同时MAX7000系列的同一密度产品还提供多种封装形式,对于各种应用具有相当灵活的适应性。
MAX7000特点
l 高性能低功耗CMOS EEPROM技术
l 遵循IEEE Std. Joint Test Action Group (JTAG)– ISP pliant with IEEE Std. 1532
l 标准ISP特性
l 5–ns pin to pin延时, MHz
l I/O接口支持5V、
l PCI兼容
功能:本设计采用EDA技术,根据图1所示的脉冲计数器电路图,按照自顶向下的设计思路,先编写各个模块的VHDL源程序,然后再对各个模块进行组合,最后编写顶层描述的VHDL源程序。如图2所示