文档介绍：计算机组成原理实验(二)
第六章 FD-CES实验台功能模块介绍
前言总线缓冲模块
运算器模块微程序控制模块
寄存器堆模块启停和时序模块
指令部件模块控制台控制模块
内存模块与PC机串行口通讯模块
前言
FD-CES为实验者开发调试一台实验
计算机提供了一系列功能模块,这里逐一
介绍它们的组成和使用。
运算器模块
运算器模块(ALU)主要由累加器A(74198)运算器
ALU(74181x2)、累加器暂存器ACT(74377)、暂
存器TMP(74373)、输出缓冲器BUFFER(74245),
以及进位产生线路、累加器判零线路等构成。
为便于构造不同的运算器结构,该模块在累加器
的输入端、累加器暂存器的输入端,以及输出缓冲器
BUFFER的输入端,都设有数据通路选择开关。
1. 运算器模块逻辑框图和符号说明
图6-1是运算器模块逻辑框图。
图6-1 运算器模块
2. 运算器模块的组成和工作原理
该模块主要由算术逻辑单元ALU、累加器A,累加器暂存
器ACT,暂存器TMP、缓冲器BUFFER以及进位产生线路和
累加器A判零线路等组成。
算术逻辑ALU是由两片74181(U17、U18)构成,它是运
算器的核心。它可以对两个8位二进制数进行多种算术或逻辑
运算,具体由74181的功能控制条件M,S3,S2,S1,S0决
定。两个参加运算的数分别来自ACT和TMP(或Ri),运算结果
可以直接送到累加器A或经BUFFER送到累加器A,以便进行
移位操作或参加下次运算。
累加器暂存寄存器ACT采用74377,CG为低电平且接数
电平正跳时,ACT接数。ACT的输出不受控制地
直接加在ALU的A组输入端参加运算。
暂存器TMP采用三态输出锁存器74373。当它的接数控
制端CT为高电平时,接收内部数据总线IDB上的信息;当它
的输出控制端OT为低电平时,其所存信息加到ALU的B组输
入端参加运算。在构造运算器时,若只需控制TMP的输出,
则可将CT接+5V;若不需TMP暂存信息,则可将CT接+5V、
OT接地,使其直通,若OT接+5V,则TMP输出高阻态。
输出缓冲器BUFFER采用三态传输器件74245,由OB信号
控制,OB为“0”,BUFFER开通,此时其输出等于其输入;当
OB为“1”,BUFFER不通,此时其输出呈高阻。
累加器A采用74198(20),它具有并行接数、左移、右移、
保持等功能,具体由X0、X1、SR、SL决定。CA是它的工作
脉冲,正跳变有效。累加器A的主要使用方法见表6-1。
表6-1 累加器A使用法