文档介绍：设计报告
课程名称在系统编程技术
任课教师康石生
设计题目基于VHDL数字频率计的设计
班级 07电子2班
姓名
学号 0705076009
日期 2010/5/29
摘要数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件较多,连线比较复杂
, 而且会产生比较大的延时, 造成测量误差、可靠性差。随着可编程ASIC的广泛应用, 以EDA 工具作为开发手段, 基于VHDL 语言, 将使整个系统大大简化,提高整体的性能和可靠性本文介绍一种基于VHDL的采用自顶而下(up to bottom ) 设计方法实现的数字频率计。该设计方法与传统的设计方法相比, 具有外围电路简单, 程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真来预知设计方案的可行性, 便于及时的调整设方案, 避免了传统方法中到项目开发的后期发现方案不妥, 从而造***力、物力的浪费。同时,在本设计中用到的CPLD 器件运行稳定可靠, 可反复擦写, 便于系统的维护与更新。
关键字数字频率计;VHDL;FPGA;波形仿真
引言
相比传统的电路系统的设计方法,EDA 技术采用硬件描述语言描述电路系统,包括电路的结构、行为方式、逻辑功能及接口。VHDL 具有多层次描述系统硬件功能的能力,支持自顶向下和基于库的设计特点。设计者可以不必了解硬件结构。从系统设计入手,在顶层进行系统方框图的划分和结构设计, 在方框图一级用VHDL 对电路的行为进行描述,并进行仿真和纠错,然后在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,下载到具体的CPLD 器件中去,从而实现可编程的ASIC 的设计。本文运用现代电子设计工具,采用VHDL 语言在CPLD 器件上实现一种8位数字频率计测频系统,能够用十进制数码显示被测信号的频率,不仅能够测量正弦波、方波和三角波等信号的频率,而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。
二数字频率计的设计原理
频率计的组成部分
数字频率计的原理框图如图1所示。它主要由5个模块组成:脉冲发生器电路、测频控制信号发生器电路、计数模块电路、锁存器和译码驱动电路。当系统正常工作时,脉冲发生器提供标准1Hz 的输入信号,经过测频控制信号发生器进行信号的变换,产生计数信号。测量信号时,将被测信号通过信号整形电路,产生同频率的矩形波,送入计数模块。计数模块对输入的矩形波进行计数,将计数结果送入锁存器中,保证系统可以稳定显示数据,显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。
图一数字频率计原理框图
频率计工作原理
数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。所谓频率, 就是周期性信号在单位时间(1s) 里变化的次数。若在一定时间间隔T 内测得的这个周期性信号的重复变化次数N , 则其频率可表示为f = N/ T 。
频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。测频的基本原理要求testcti 的计数使能信号tsten 能产生一个1s 脉宽的周期信号, t 的使能端进行同步控制。当tsten 为高电平时允许计数, 为低电平时停止计数, 并保持其所计脉冲个数