Motion JPEG 视频压缩IP 核的设计与实现.docx

文档介绍：Motion JPEG 视频压缩 IP 核的设计与实现
李大舟

吴建华
(东北大学电子信息工程研究所,沈阳,110004)
摘要:本文设计了一个高效的全流水线结构的 Motion JPEG 视频压缩 IP 核。在设计中提出
了一种适合 FPGA 结构的并行快速矩阵转置电路结构和全流水线的二维离散余弦变换电路
结构。在 Altera 公司的 CycloneII 系列芯片上搭建了包含 NIOSII 处理器和 Motion JPEG 视频
压缩 IP 核在内的 SOPC 结构的验证系统。实验测得 Motion JPEG 视频压缩 IP 核可在 50Mhz
的时钟频率完成对 NTSC 制视频中亮度分量的实时压缩,在 100Mhz 的时钟频率完成对 952
×568 连续亮度图像的实时压缩,帧率达 147frame/s。实验结果表明 Motion JPEG 视频压缩
IP 核具有较大的实用价值和广阔的应用前景。
关键词:矩阵转置;离散余弦变换;Motion JPEG;IP Core;Avalon;SOPC;FPGA;
Design and Application of Motion JPEG IP Core
Li Dazhou Wu Jianhua
(Northeastern University Institute of Electronic Information Engineering, Shenyang, 110004)
Abstract: This paper describes the design of a new structure of the entire pipeline Motion JPEG IP
Core. At the design stage, we propose a highly efficient implementation of matrix transpose and
dimetric discrete cosine transform. Finally, we construct a verifying system which contains NIOS
II processor and Motion JPEG IP Core, based on the SOPC architecture. After testing, the Motion
JPEG IP Core pression of NTSC in ponent with the clock of 50Mhz
in real time and processes the 952×568 continual ponent pictures at a required
operating frequency as low as 100Mhz with 147 frame/s. Therefore, it can be applied widely.
Keyword: matrix transpose ;DCT ;Motion JPEG;IP Core;Avalon;SOPC;FPGA;
引言
随着多媒体技术及通信技术的快速发展,在嵌入式平台上实现连续图像压缩的需求已变
得日益广泛。常用的系统结构是独立处理器配和专用图像压缩芯片或者是只用一个高主频的
数字信号处理器完成主要功能。但随着大规模集成电路技术的发展及市场对产品低成本的要
求不断提高,一种新的在嵌入式平台上实现连续图像压缩的系统结构正逐步成为上述两种系
统结构的替代者。这种新的结构就是 Altera 公司提出的基于 Avalon 总线的 SOPC 结构。SOPC
结构可以把处理器,图像压缩 IP 核,通讯单元及控制单元集成到一块 FPGA 芯片上。较之
以往的结构,不但极大地节约了系统资源和成本,更是减少了系统的复杂度。尤其是可以用
硬件电路实现软件处理极为耗时的运算功能,使得在低主频,低功耗的嵌入式平台上实现连
续图像实时压缩变为可能。连续图像压缩 IP 核也成为整个 SOPC 系统的一个关键部件。现
有的 MPEG 系列,H26X 系列 IP 核对 FPGA 的芯片资源及性能要求极高,难以满足系统对
低成本,低功耗的要求。所以设计一个适合低成本,低功耗的 FPGA 芯片的视频压缩 IP 核
变得极为重要。这即要求压缩算法的复杂度不能太高,又要求有适当的压缩效果,Motion
JPEG 算法恰好满足上述要求。
JPEG 压缩算法简介
Motion JPEG 是一种基于静态图像 JPEG 压缩标准的动态图像压缩标准,压缩时将连续
图像的每一个帧视为一幅静止图像进行压缩,从而可以