文档介绍：数计计科二班丁琴(41)林晶(39)2011、12、3 一、实验目的 1、学****用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器。根据计数制的不同,分为二进制计数器,十进制计数器和任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是TTL还是CMOS集成电路,都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。 1、40192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号如图5-9-2所示。图5-9-2CC40192引脚排列及逻辑符号图中—置数端CPU—加计数端CPD—减计数端—非同步进位输出端—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端CR—40192(同74LS192,二者可互换使用)的功能如表5-9-1,说明如下: 表5-9-1输入输出CRCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××dcbadcba01↑1××××加计数011↑××××减计数当清除端CR为高电平“1”时,计数器直接清零;CR置低电平则执行其它功能。当CR为低电平,置数端也为低电平时,数据直接从置数端D0、D1、D2、D3置入计数器。当CR为低电平,为高电平时,执行计数功能。执行加计数时,减计数端CPD接高电平,计数脉冲由CPU输入;在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时,加计数端CPU接高电平,计数脉冲由减计数端CPD输入,表5-9-2为8421码十进制加、减计数器的状态转换表。表5-9-2加法计数输入脉冲数0123456789输出Q30000000011Q20000111100Q**********Q00101010101减计数2、计数器的级联使用一个十进制计数器只能表示0~9十个数,为了扩大计数器范围,常用多个十进制计数器级联使用。同步计数器往往设有进位(或借位)输出端,故可选用其进位(或借位)输出信号驱动下一级计数器。图5-9-40192利用进位输出控制高一位的CPU端构成的加数级联图。图5-9-3CC40192级联电路3、实现任意进制计数(1)用复位法获得任意进制计数器假定已有N进制计数器,而需要得到一个M进制计数器时,只要M<N,用复位法使计数器计数到M时置“0”,即获得M进制计数器。如图5-9-40192十进制计数器接成的6进制计数器。(2)利用预置功能获M进制计数器图5-9-40192组成的421进制计数器。外加的由与非门构成的锁存器可以克服器件计数速度的离散性,保证在反馈置“0”信号作用下计数器可靠置“0”。 Q0Q1Q2Q3 & CC40192 & CR CP图5-9-4六进制计数器图5-9-6是一个特殊12进制的计数器电路方案。在数字钟里,对时位的计数序列是1、2、…11,12、1、…是12进制的,且无0数。如图所示,当计数到13时,通过与