文档介绍：高速 PCB 设计中的串扰分析与控制
物理分析与验证对于确保复杂、高速 PCB 板级和系统级设计的成功起到越来越关键的作用。
本文将介绍在信号完整性分析中抑制和改善信号串扰的方法,以及电气规则驱动的高速PCB
布线技术实现信号串扰控制的设计策略。
当前,日渐精细的半导体工艺使得晶体管尺寸越来越小,因而器件的信号跳变沿也就越来越
快,从而导致高速数字电路系统设计领域信号完整性问题以及电磁兼容性方面的问题日趋严
重。信号完整性问题主要包括传输线效应,如反射、时延、振铃、信号的过冲与下冲以及信
号之间的串扰等,其中信号串扰最为复杂,涉及因素多、计算复杂而难以控制。所以今天的
电子产品设计迫切需要区别于传统设计环境、设计流程和设计方法的全新思路、流程、方法
和技术。
EDA 技术已经研发出一整套高速 PCB 和电路板级系统的设计分析工具和方法学,这些技术
涵盖高速电路设计分析的方方面面:静态时序分析、信号完整性分析、EMI/EMC 设计、地
弹反射分析、功率分析以及高速布线器。同时还包括信号完整性验证和 Sign-Off,设计空间
探测、互联规划、电气规则约束的互联综合,以及专家系统等技术方法的提出也为高效率更
好地解决信号完整性问题提供了可能。信号完整性分析与设计是最重要的高速 PCB 板级和
系统级分析与设计手段,在硬件电路设计中扮演着越来越重要的作用,这里将讨论信号完整
性问题中的信号串扰。
串扰解决方案
信号之间由于电磁场的相互耦合而产生的不期望的噪声电压信号称为信号串扰。串扰超出一
定的值将可能引发电路误动作从而导致系统无法正常工作。解决串扰问题问题可以从以下几
个方面考虑:
a. 在可能的情况下降低信号沿的变换速率
通常在器件选型的时候,在满足设计规范的同时尽量选择慢速
的器件,并且避免不同种类的信号混合使用,因为快速变换的
信号对慢变换的信号有潜在的串扰危险。
b. 采用屏蔽措施
为高速信号提供包地是解决串扰问题的一个有效途径。然而,
包地会导致布线量增加,使原本有限的布线区域更加拥挤。另
外,地线屏蔽要达到预期目的,地线上接地点间距很关键,一
般小于信号变化沿长度的两倍。同时地线也会增大信号的分布
电容,使传输线阻抗增大,信号沿变缓。
c. 合理设置层和布线
合理设置布线层和布线间距,减小并行信号长度,缩短信号层
与平面层的间距,增大信号线间距,减小并行信号线长度(在关键长度范围内),这些措施都
可以有效减小串扰。
d. 设置不同的布线层
为不同速率的信号设置不同的布线层,并合
理设置平面层,也是解决串扰的好方法。
e. 阻抗匹配
如果传输线近端或远端终端阻抗与传输线
阻抗匹配,也可以大大减小串扰的幅度。
串扰分析的目的是为了在 PCB 实现中迅速
地发现、定位和解决串扰问题。一般的仿真
工具与环境中仿真分析与 PCB 布线环境互
相独立,布线结束后进行串扰分析,得到串
扰分析报告,推导出新的布线规则并且重新
布线,再分析修正,这样设计的反复比较多。
以图 1 到图 6 的 6 组串扰仿真案例进行分析,受害网络与侵害网络上的驱动器与负载完全
一样,信号线线宽、间距、并行长度也都一样,也就是说它们控制串扰的物理规则完全一样:
图 1 中侵害网络与