毕业设计（论文）-在FPGA上设计汉明码的编码器和解码器.doc

文档介绍：南京大学金陵学院
本科毕业论文
院系信息科学与工程系
专业电子信息科学与技术
题目在FPGA上设计汉明码的编码器和解码器
年级四学号
学生姓名
指导教师职称讲师
论文提交日期 2010年6月3 日
摘要
本文用Verilog语言实现了汉明码的编码和译码。在介绍汉明码编码和译码原理的基础上,设计出了汉明码的编码器和译码器,写出了基于Verilog实现的源程序,并通过modelsim软件的仿真。
关键词:现场可编程门阵列;verilog;汉明码
ABSTRACT
This passage realized code and decode of hamming with language of on the theory of introduction of code and decode of hamming,this passage designed coder and decoder of source program was written by verilog language. The soft of modelsim simulated and tested the program.
Keywords:fpga; verilog; hamming
目录
序言 1
第一章 Modelsim简介和仿真的基本步骤 2
modelsim简介 2
modelsim仿真的基本步骤 2
第二章 Verilog的基础知识 4
verilog的主要功能 4
verilog基本语法 4
wire型和reg型 4
initial模块和always模块 5
边沿和电平触发事件 5
条件语句 6
阻塞和非阻塞赋值 6
组合逻辑电路 7
时序逻辑电路 7
第三章汉明码的编译码设计 9
汉明码的原理 9
基本概念 9
监督矩阵 H 10
生成矩阵G 10
伴随式(校正子)S 10
汉明码的编码器设计 11
编码器的设计流程图 11
代码设计 12
仿真波行及其分析 14
汉明码解码器的设计 14
解码器的设计流程图 15
代码设计 15
仿真波形及其分析 16
汉明码的编码器和译码器的连接 17
结束语 19
致谢 20
参考文献 21
附录 22
序言
硬件语言(HDL)概述
硬件描述语言(Hardware Description Language) 是硬件设计人员和电子设计自动化(EDA)。即利用计算机的巨大能力对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真,list),根据网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模型仿真验证无误后用于制造ASIC芯片或写入CPLD和FPGA 器件中。
在EDA技术领域中把用HDL语言建立的数字模型称为软核(Soft Core) 把HDL建模综合后生成的网表称为固核(Hade Core),对这些模块的重复利用缩短了开发时间。提高了产品开发率提高了设计效率。
随着PC平台上的EDA工具的发展,平台上的Verilog HDL和VHDL仿真综合性能已相当优越,,只有个别单位展开了利用Verilog HDL和VHDL模型(包括可综合和不可综合的),HDL语言将成为电子系统硬件设计人员必须掌握的语言。
第一章 Modelsim简介和仿真的基本步骤
modelsim简介
modelsim仿真工具是美国Model公司技术开发的目前业界最通用的仿真器之一,可以对设计的VHDL或Verilog程序进行仿真,并支持IEEE常见的各种硬件描述语言标准,也可以对Verilog和VHDL混合仿真,仿真精度高,仿真速度快。Model仿真工具的版本非常多,与Altera相关的主要有ModelSim-Altera(即AE版本)、ModelSim PE和ModelSim SE版本等。ModelSim-Altera是一个OEM版本,功能有限,而且仿真速度慢。而Modelsim