fpga跨时钟域设计.ppt

文档介绍：FPGA跨时钟域设计--Multi-AsynchronousClockDesignofFPGA主要内容局部同步设计概念跨时钟域的问题亚稳态(metastability)同步失败(synchronizefailure)同步化同步器(synchronizer)保持寄存器和握手(holdandhandshake)异步FIFO设计(asynchronousFIFO)为什么讨论多时钟域设计全同步设计(totallysynchronous)一个时钟全异步设计(totallyasynchronous)没有时钟全局异步,局部同步设计(globallyasynchronous,locallysynchronous)多个独立时钟域,同一时钟域内同步这是我们关心的多时钟域设计不可避免,单一时钟不能满足设计的需求亚稳态什么是亚稳态引起亚稳态的原因亚稳态对系统可靠性的危害如何评估其危害-’minimumset-upandholdtimes."Whensamplingachangingdatasignalwithaclock...,,thedecisionprocesscantakelongerthanthetimeallotted,urs."亚稳态最终收敛于0或1或者振荡引起亚稳态的原因在数据跳变期间采样建立或保持时间不满足跨时钟域的信号和同步时钟之间的关系不能确定单一时钟域内工具确保建立保持时间,不出现亚稳态从tsu,th和tco的角度看亚稳态