文档介绍：FPGA设计流程指南前言 本部门所承担的FPGA设计任务主要是两方面的作用:系统的原型实现和ASIC的原型验证。编写本流程的目的是:在于规范整个设计流程,实现开发的合理性、一致性、高效性。形成风格良好和完整的文档。实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。便于新员工快速掌握本部门FPGA的设计流程。由于目前所用到的FPGA器件以Altera的为主,所以下面的例子也以Altera为例,工具组合为modelsim+LeonardoSpectrum/pilerII+Quartus,但原则和方法对于其他厂家和工具也是基本适用的。 (时序仿真) (CodingStyle)要求 (testbench) (Blackbox)方法 8参考 10修订纪录 (1)设计定义(2)HDL实现逻辑仿真器(3)功能仿真逻辑综合器(4)逻辑综合逻辑仿真器(5)前仿真FPGA厂家工具(6)布局布线(8)静态时序分析逻辑仿真器(7)后仿真(9)在系统测试说明:逻辑仿真器主要指modelsim,Verilog-XL等。逻辑综合器主要指LeonardoSpectrum、Synplify、FPGAExpress/piler等。FPGA厂家工具指的是如Altera的Max+PlusII、QuartusII,Xilinx的Foundation、Alliance、。(testbench)测试数据逻辑仿真器说明: “调用模块的行为仿真模型”指的是RTL代码中引用的由厂家提供的宏模块/IP,如Altera提供的LPM库中的乘法器、存储器等部件的行为模型。)list)说明:“调用模块的黑盒子接口”的导入,是由于RTL代码调用了一些外部模块,而这些外部模块不能被综合或无需综合,但逻辑综合器需要其接口的定义来检查逻辑并保留这些模块的接口。(testbench)list)逻辑仿真器说明: 一般来说,对FPGA设计这一步可以跳过不做,但可用于debug综合有无问题。)调用模块的综合模型SDF文件(标准延时格式)list)下载/(时序仿真)测试数据SDF文件(标准延时格式)FPGA基本单元仿真模型测试程序(testbench)list) 基于将来设计转向ASIC的方便,本部门的设计统一采用VerilogHDL,但针对混合设计和混合仿真的趋势,所有开发人员也应能读懂VHDL。VerilogHDL的学****可参考[1][2]。(CodingStyle)(module)一般应存在于单独的源文件中,通常源文件名与所包含模块名相同。每个设计文件开头应包含如下注释内容:年份及公司名称。作者。文件名。所属项目。顶层模块。模块名称及其描述。修改纪录。请参考标准示例程序[3]。,模块名和信号名一律采用小写字母。为醒目起见,常数(`define定义)/参数(parameter定义)采用大写字母。,即在单词之间以“_”分开,如:max_delay、data_size等等。采用有意义的、能反映对象特征、作用和性质的单词命名标识符,以增强程序的可读性。为避免标识符过于冗长,对较长单词的应当采用适当的缩写形式,如用‘buff’代替‘buffer’,‘ena’代替‘enable’,‘addr’代替‘address’等。 为了源代码的可读性和可移植性起见,不要在程序中直接写特定数值,尽可能采用`define语句或paramater语句定义常数或参数。