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1. 课程设计目的
掌握数字频率计电路的设计原理,并能够在实际生活中正确应用;
学会在MAX+plusⅡ软件环境中仿真;
2 课程设计总体方案
方案一: 采用小规模数字集成电路制作
被测信号经过放大整形变换为脉冲信号后加到主控门的输入端,时基信号经控制电路产生闸门信号送至主控门,只有在闸门信号采样期间内输入信号才通过主控门,若时基信号周期为T,进入计数器的输入脉冲数为N,则被信号的测频率其频率F=N/T,
方案二:采用单片机进行测频控制
单片机技术比较成熟,功能也比较强大,被测信号经放大整形后送入测频电路,由单片机对测频电路的输出信号进行处理,得出相应的数据送至显示器显示。采用这种方案优点是呆以依赖地成熟的单片机技术、运算功能较强、软件编程灵活、自由度大、设计成本也较低,缺点是显而易见的,在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路,整个系统显得十分复杂,并且单片机的频率不能做得很高,使得测量精度大大降低。
方案三:采用现场可编程门阵列(FPGA)为控制核心
采用现场可编程门阵列(FPGA)为控制核心,利用VHDL语言编程,下载烧制实现。将所有器件集成在一块芯片上,体积大大减小的同时还提高了稳定性,可实现大规模和超大规模的集成电路,测频测量精度高,测量频率范围大,而且编程灵活、调试方便。
综合上述分析,方案三为本设计测量部分最佳选择方案。
3 设计的基本原理
:

  众所周知,频率信号易于传输,抗干扰性强,可以获得较好的测量精度。因此,频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数,即闸门时间为1 s。闸门时间可以根据需要取值,大于或小于1 s都可以。闸门时间越长,得到的频率值就越准确,但闸门时间越长,则每测一次频率的间隔就越长。闸门时间越短,测得的频率值刷新就越快,但测得的频率精度就受影响。一般取1 s作为闸门时间。
数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路,其原理框图如图1所示。

利用软件MAX+plusⅡ的图形文件输入法设计设计频率计的原理图3—1
图3—1
4 设计的步骤和过程
测频控制信号发生器
测频控制信号发生器产生测量频率的控制时序,是设计频率计的关键。这里控制信号CLK取为1 Hz,2分频后就是一个脉宽为1 s的时钟信号FZXH,用来作为计数闸门信号。当FZXH为高电平时开始计数;在FZXH的下降沿,产生一个锁存信号SCXH,锁存数据后,还要在下次FZXH上升沿到来之前产生清零信号CLEAR,为下次计数做准备,CLEAR信号是上升沿有效。
四选一数据选择器的程序如下:
library ieee;
use ;
use ;
entity si_xuan_1 is
port(a,b,c1,c2,c3,c4:in std_logic;
y:out std_logic);
end si_xuan_1;
architecture behav of si_xuan_1 is
signal x:std_logic_vector(1 downto 0);
begin
process(a,b)
begin
x<=b&a;
case x is
when"00"=> y<=c1;
when"01"=> y<=c2;
when"10"=> y<=c3;
when"11"=> y<=c4;
when others=>null;
end case;
end process;
end behav;
通过四选一数据选择器的控制按不同的BA二进制数值时输出被测信号的1分频、10分频、100分频、1000分频,通过二四译码器按不同的BA二进制数值时输出四个档次p0、p1、p2、p3,分别代表1hz、10hz、100hz、1000hz为单位。
计数器
计数器以待测信号FZXH作为时钟,在清零信号CLEAR到来时,异步清零;FZXH为高电平时开始计数。本文设计的计数器计数最大值是99 999 999。
十进制计数器的程序如下:
library ieee;
use ;
use ;
entity jishu10 is
port(clk,rst,en:in std_logic;