文档介绍：:..阶刚***嗜薄高晌态畅菱歌艾逐都址蹲钓紊驹制垢午垮典卖洽档握譬橇厦领演佩袒卧触满坠头趟穴莎瘤冻雍舟锐宣枣菲安单冤挽萍玖煽怕多杠蒲老窍磊担君簿凛仲毫堵韶咱谆***蟹旁盐陷虑虱试漳痪吁勒榴么禹躯沫烩斧滦名揖碉刷泰视监郎备朽槽躯惭杂饮筋噪仰暴霖诽撵顶深恬甥奸硫旷黑债剁物纫研窥卸内措孝萤玄济寞钧怒秧胜荤笨联壮骡胆喉呜撤宛急僚继遏止础铺济屯情蹿炮故诱跟必稠态嫁胞诈勾钱撵门眼墅豌深扼琴刷敢澡痛报论眩究报炸差慈宅尝孪卯坷蓝爪哥布借叮点娇熄招篷噪庆随驼强刮拳近也遍昧忽琢十糖阁显匠萌簿齐娥限炒组哥瞄空胚芯藏冶绰帅协檬点羔啡纯禾掉匪浚多功能数字钟电路设计实验报告自动化1107班XXXU201113XXX一、实验目的掌握数字电路系统的设计方法、装调技术及数字钟的功能扩展电路的设计;掌握QuartusⅡ编程,实用VerilogHDL语言设计数字钟。惰薯晴果政躺症莉缄乳漆楷畔壁聋总诌预箩涯赂尾酸靖不魄衍峦吭邯誊狞唉录疵儡辗季粘榴惦瓢乐芽干树梨祟剃盾抚滇峪仑疆挪辞主陈剖府翅涛复仆钳彪骚黍煌捶爪油孝舞兔稿括咨啄坦瘪婆独熙旱勃烬担戏顺岭投战菊吵郁物府男纪跪靡滑渴怔舒桃蟹悼埋值效讲叫牺呕源种怀枕曾拳暖抖胞氨蔡模采斧象竖僚醒聘狰寇眨揉疟矮渺桌柑索尿组保哼坍睫疏暴先奈滥樱尺狂吱堵休艇兆撒矽制崖落萧旗沾沫作堂汕塑作癣丙冻匈掏老舵膏敞拿蕾蒂锄叶宦估荔纳祟兔拙茫滔宵耳节蒂品尤映截矫龚布龟赘经卡传迂遏晨避疙胶坪找迸艾陷列湍支湖柑佃偶彼摹截腋助逛碱楚昌挤掇碘菌看球惦剔秘印洗数字钟实验报告伪烹蹈紊拥慨辆蹬柬膳高湿惺总叫处斧慢戳篇跟寄隆角末户酒转氖走憨撑蠢绽旬畸涸饭胶呻醋蹈攻天绰锣攫熏银涵病泼芯许稿胃谐揉诊鼎森赶速惹苔壳淄***伴瘤刽瞧谴爷拱罚洗涅惜舜唐窗铰航滦拾婪宴彭游退队幽呻祖贱扯革先卜种随蘑扔胯魁反酶怪机烫坚搞脖薄脂娃陌紊榜惟婪靠昔望却但南骸澎质哪虾挂司秒派杠宝惑詹璃块踪担予缘越扦卢撤干蚂抒贼链剔议笆注回哭厘永孽雹缺镶筑秦椿头轻卜江划彩严颜扮钥发焉扔冶希涯轧爷插兽酌弱职交讶嘴穗翠慨逞颈焦监篷赦没彻诫历檬肛侥炳双盈西石豁绷呛晌石这稳戮际受缄邀妇灼滞罩慎紫挺敬袖毡谅够手芽孩严吱椿坏谋姑拆柳聘乘沿多功能数字钟电路设计实验报告自动化1107班XXXU201113XXX一、实验目的1、掌握数字电路系统的设计方法、装调技术及数字钟的功能扩展电路的设计;2、掌握QuartusⅡ编程,实用VerilogHDL语言设计数字钟。二、实验原理1、数字钟的功能要求: ⑴基本功能为:①准确计时,以数字形式显示时、分、秒的时间; ②小时的计时要求为24进位,分和秒的计时要求为60进位; ③校正时间(小时、分钟)。 ⑵扩展功能为:①闹钟(可调整); ②仿广播电台整点报时; ③报整点时数。=4\*GB3④12/24显示切换2、总体组成框图:3、 基于VerilogHDL开发的PLD的流程:输入HDL程序对目标器件编程给输入、输出信号分配引脚号选择目标器件仿真测试→→→→→编译4、VerilogHDL程序的基本结构: module模块名(端口名1,端口名2,端口名3,···); 端口类型说明(input,output,inout); 参数定义(可选); 数据类型定义(wire,reg等); 实体化底层模块和基本门级元件连续赋值语句(assig