文档介绍：Xilinx 工具流程实验
Xilinx 工具流程实验

介绍

本实验介绍 ISE 软件结构向导管脚及区域约束编辑器和 Xilinx 的工具流程

目标

完成此实验后你将会
•在 ISE 的项目导航器中建立一个新的项目
•利用结构向导建立一个 DCM 例化
•将例化置于设计之中
•利用软件的缺省选项实现一个设计
•利用 PACE 工具指定管脚位置和区域位置

过程

注意当用 Toolwire 来执行实验时所有的软件程序文件和项目都在卷标 U:\ 下而
不是在 C:\ 下

建立一个新的项目第一步

登录到 ISE 项目导航器在 C:\training\fund\labs\flow 子目录下建立一
个名称为 FlowLab 的新项目目标器件为 xc2v40-4fg256 设计流程可以是
XST Verilog 或 XST VHDL 你可以根据你的喜好选择相应的语言

打开 Xilinx ISE 软件从开始菜单里选择程序 Programs → Xilinx ISE
→项目导航器 Project Navigator
Xilinx 工具流程实验 b-3
1-877-XLX-CLAS
在项目导航器中选择文件 File →新项目 New Project 这时新项目窗口就
会打开图 5b-1

图 5b-1. 新项目窗口

对于项目名键入 FlowLab

对于项目位置使用按钮浏览到 C:\training\fund\labs\flow

单击 OK

选择器件家族 Virtex 2

选择器件为 xc2v40 封装为 fg256 速度等级为–4

选择设计流程 XST Verilog 或 XST VHDL

单击 OK

添加源文件第二步

将子目录 C:\training\fund\labs\flow\verilog 或
C:\training\fund\labs\flow\vhdl 中所有源文件添加到 FlowLab 项目中

在项目导航器窗口中选择项目 Project →添加源文件 Add Source

在添加已有源文件对话框图 5b-2 中用下拉菜单浏览到
C:\training\fund\labs\flow 子目录然后进入 VHDL 或 Verilog 子目录这取决于
你在建立项目时所选择的流程
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1-877-XLX-CLAS
选中所有文件单击第一个文件 ch_fifo 然后在按住 Shift 键的同时在添加已
有源文件对话框中单击文件 pn_correlator

图 5b-2. 添加已有源文件对话框

点击打开 Open

对于 VHDL 用户每个文件将出现选择源文件类型对话框对于除了
之外的的其它所有文件选择 VHDL 模块 VHDL Module 并点击
OK 对于选择 VHDL 封装 VHDL Package 并点击 OK

图 5b-3. 选择源文件类型

ISE 将处理所有的文件并确定设计层次在项目导航器的右下角的进程条显示分析的进
程添加的文件被分析后设计文件和层次将反映在项目窗口的源文件中

用结构向导建立 DCM 例化第三步

用结构向导中的 DCM 向导创建一个名为 MyDCM 的新的源文件使用 CLK0 CLK2X 和
LOCKED 引脚设定输入时钟频率为 100MHz 而其它选项为缺省设置

在项目导航器中选择项目 Project →新源文件 New Source

在新源文件窗口中选择结构向导(Architecture Wizard)并输入 MyDCM 作为文件名

点击下一步 Next 然后在下一个窗口中点击完成 Finish
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在结构向导选择对话框中确定 DCM 向导已被选择并点击 OK (图 5b-4).

图 5b-4. 结构向导选择对话框

注意 Rocket I/O 向导在此不可选这是因为我们的目标器件为 Virtex-II 而 Rocket I/O 能力
仅在 Virtex-II PRO 器件中才有

在 Xilinx