文档介绍：数字频率计的设计与研究[摘要]在电子技术中,频率是最基本的参数之一,与许多电参量的测量有十分密切的关系,因此频率的测量显得尤为重要。本文用VHDL语言在CPLD器件上实现的数字频率计测频系统,能够测量常用信号的频率并具有体积小、可靠性高、功耗低的特点。本文来源于网络,本站发布的论文均是优质论文,供学习和研究使用,文中立场与本网站无关,版权和著作权归原作者所有,如有不愿意被转载的情况,请通知我们删除已转载的信息,如果需要分享,请保留本段说明。[关键词]EDACPLDVHDL数字频率计 ,测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速,以及便于实现测量过程自动化等优点,是频率测量的重要手段之一。传统控制系统通常将单片机作为控制核心,并辅以相应的元器件构成一个整体,这种方法在应用中需扩展芯片,连线复杂、可靠性差。而CPLD(可编程逻辑器件)集成度高、运算速度快、开发周期短,因此随着它的广泛应用,以EDA工具为手段,运用VHDL语言的设计方法,增强了设计的灵活性,使整个系统大大简化,同时提高了系统的性能和可靠性。 ,对比测量其他信号的频率。通常计算每秒内待测信号的脉冲个数,即闸门时间为1秒(也可大于或小于1秒)。本文所设计和研究数字频率计是用数字显示被测信号频率的仪器,被测信号可以是正弦波,方波或其它周期性变化的信号。如配以适当的传感器,可以对多种物理量进行测试,比如机械振动的频率,转速,声音的频率以及产品的计件等。 CPLD是近年来发展最快的集成电路之一,内部集成了可编程连线以及大量的门和触发器等基本逻辑元件,使用者可以利用一台装有设计软件的普通计算机及特定下载电缆对CPLD器件进行编程,在相应EDA工具支持下使其成为某个数字逻辑电路。 VHDL已成为一种工业标准硬件描述语言,具有多层次描述系统硬件功能的能力,支持自顶向下和基于库的设计的特点。设计者可以从系统设计入手,在顶层进行系统方框图的划分和结构设计,在方框图一级用VHDL对电路的行为进行描述,并进行仿真和纠错,然后在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,下载到具体的CPLD器件中去,从而实现可编程的专用集成电路的设计。 ,产生测量频率控制时序。控制时钟信号c取为1Hz,2分频后即可查声一个脉宽为1秒的时钟t,作为计数闸门信号。当t为高电平时,允许计数;当t由高电平变为低电平时,应产生一个锁存信号,将计数值保存起来;锁存数据后,还要在下次t上升沿到来之前产生零信号,将计数器清零,为下次计数作准备。 ,清零信号到来时,异步清零;t为高电平时开始计数。计数是以十进制数显示,本文设计了一个简单的10kHz以内信号的频率计。如果需要测试较高的频率信号,则将输出位数增加,当然锁存器的位数也要增加。 ,将计数器的计数值锁存,这样可由外部的七段译码器译码并在数码管显示。锁存器可使显示的数据稳定,不会