文档介绍：——HDL语言输入
FPGA系统设计与实践

HDL语言输入
VHDL超高速集成电路硬件描述语言和Verilog语言是当今最流行的硬件描述语言。VHDL/Verilog 语言输入已经成为FPGA设计输入的主要手段。,但是一个工程下只能使用一种语言输入, VHDL和Verilog语言不能混合使用。。

,选择File  New Project,跳出New Project对话框,在对话框中输入工程名vhdl,在Design Flow(设计流程)栏的下拉菜单中选择XST VHDL(Xilinx Synthesize Tool VHDL),如图所示。

如果选择XST Verilog ,设计输入将是Verilog语言。这里以VHDL输入为例进行介绍
选择Project  New source,或者在Sources in Project窗口中单击鼠标右键,选择New source,跳出“新建工程设计文件”对话框。

如右图所示选择VHDL Module,然后在File中键入D_FF,设计一个D触发器。

实体名
结构体名
端口名
端口类型
最高位
最低位
定义好的VHDL程序模型
,结构体和端口自动生成标准的VHDL源文件,包括所要用到的库,实体定义,端口定义,待描绘的结构等。而且可以发现关键词是蓝色字体,数据类型是红色字体,可以方便设计人员区分。剩下的工作就是如何用VHDL语言描绘这个D触发器。
4. VHDL编程
对于初学者,如果不熟悉VHDL语言,可以单击工具栏上的图标, Templates (语言模板)作为参考。如图所示在Templates窗口中打开子菜单VHDL Synthesize Templates  Flip Flops,选择D Flip Flop with Asynchronous Reset(带异步复位的D触发器)。