文档介绍：一、、JK、D和T触发器的逻辑功能。。。二、实验原理和电路触发器是具有记忆作用的基本单元,在时序电路中是必不可少的。触发器具有两个基本性质:(1)在一定的条件下,触发器可以维持在两种稳定状态(0或1状态)之一而保持不变;(2)在一定的外加信号作用下,触发器可以从一种状态转变成另一稳定状态(1→0或0→1),因此,触发器可以记忆二进制的0或1,被用作二进制的存贮单元。触发器根据时钟脉冲输入分为两大类:一类是没有时钟输入的触发器,称为基本触发器;另一类是有时钟脉冲输入端的触发器,称为时钟触发器。(1),它有两个输出端(Q和),两个输入端(和R),。:①当==1时,该触发器保持原先的1或0状态不变,即稳定状态。(a)逻辑图(b)国际符号(c)②=1,端输入负脉冲,则不管原来为1或0状态,由于与非门“有低出高,全高出低”新状态一定为:Q为0状态,Q为1状态。③=1,端输入负脉冲,则不管原来Q为何状态,新状态一定为Q=1,=0。④当、同时输入由高到低电平,这时Q==1,尔后,若、同时由低变高,则Q的状态有可能为1,也可能为0,这取决于两个与非门的延时传输时间,这一状态,对触发器来说是不正常的,在使用中应尽量避免。(2)由或非门组成的基本触发器基本触发器也可由或非门组成,,。由于或非门逻辑关系为“有高出低,全低出高”,因此,在输入S和R端,平时应为低电平,而不是高电平。:①S=R=0时,状态不变。②S=0,R为正脉冲输入时,Q=0,=1。③R=0,S为正脉冲输入时,Q=1,=0。④S、R均为正脉冲输入,则Q和状态不定。这一状态对触发器来说也是不正常的,应尽量避免。(a)逻辑图(b)惯用符号(c),有以下五种:①SR;②D;③JK;④T;⑤T′。它们的触发方式,往往取决于该时钟触发器的结构,通常有三种不同的触发方式:①电平触发(高电平触发、低电平触发)、②边沿触发(上升沿触发、下降沿触发)、③主从触发。(1)时钟触发器的逻辑功能①。CP是时钟输入端,平时为低电平,这迫使门G3、G4均为高电平输出,于是由G1和G2交叉耦合组成的基本触发器维持原状态不变。当CP为高电平,即时钟(正)脉冲出现时,G3或(和)G4输出端才可能出现低电平(取决于当时的控制输入S和R),触发器的状态才可能发生变化。SR触发器的功能表、。其特性方程式为:Qn+1=S+Qn约束条件:SR=+1SR00011011×01×0SRQn+(同步式)