文档介绍：李俊:数字锁相环设计及其 FPGA 实现·1·
数字锁相环设计及其 FPGA 实现
(工程技术学院光电工程系电子科学与技术专业李俊)
(学号:2001301002)
内容摘要:本毕业设计是在 FPGA 上设计数字锁相环。本设计选用 ALTERA 公司开发的
MAX+plusII 作为软件开发平台,采用自上而下的设计方法,将数字锁相环(DPLL)分成数字
鉴相器(DPD)模块、数字环路滤波器(DLF)模块和数控振荡器(DCO)模块进行分步设计。
最后将用 VHDL 语言编写好的程序通过 MAX+plus II 软件仿真,验证设计的正确性。
关键词:DPLL、DPD、DLF、DCO
教师点评:本毕业设计(论文)以 ALTERA 公司的 FPGA 及其应用开发 EDA 工具为平台,
设计实现了一个数字锁相环电路。该电路包括数字鉴相器、数字环路滤波器和数控振荡器等模块,
具有倍频功能,并通过了仿真验证。学生通过本毕业设计工作,对数字锁相环路、FPGA 和 VHDL
有了较好的了解,熟练地掌握了基于 VHDL 的电路设计、仿真、综合以及实现的方法。(点评教
师:龚向东,教授)
1、数字锁相环介绍
锁相环已在模拟通信、数字通信以及无线电电子学的各个领域中获得极为广泛的应用,特别
是在数字通信的调制解调和位同步中常常要用到各种各样的锁相环。锁相就是利用输入信号与输
出信号之间的相位误差自动调节输出相位,使之与输入相位一致,或保持一个特定的相位差。数
字锁相环,就是环路部件全部数字化,采用数字鉴相器(DPD)、数字环路滤波器(DLF)和数
控振荡器(DCO)构成的锁相环。数字锁相环与传统的用模拟电路实现的锁相环相比,具有精
度高且不受温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点,并且
应用在数字系统中时,不需要 A/D 和 D/A 转换。目前,全数字锁相环的研究日趋成熟,并已制
成全数字化锁相环 FSK 信号解调器、PSK 信号解调器、QAM 信号解调器、位时钟提取器及同步
载波提取器等。
数字锁相环的基本结构如下图所示:
2、数字锁相环的工作原理
本设计中的数字锁相环结构框图如下所示:
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其中数字鉴相器由二输入异或门构成,数字环路滤波器由可逆计数器构成,数控振荡器由脉
冲加减电路和除 N 计数器组成。可逆计数器和脉冲加减电路的时钟频率均为高频时钟 Mf0,这
里的 f0 是环路的中心频率,一般情况下 M 为 2 的整数幂。当环路锁定时,Fin 和 Fout 正交,数
字鉴相器输出信号 y 为一占空比为 50%的方波,此时定义相位误差为零。在这种情况下,可逆
计数器“加”和“减”的周期相同,只要可逆计数器的计数值足够大,其输出端就不会产生进位
或借位脉冲。这时,脉冲加减电路不对时钟 Mf0 产生任何影响,使 Fin 和 Fout 的相位保持正交。
在环路未锁定的情况下,若 updown=0 时,它使可逆计数器向上作加法计数,并导致进位脉冲
carry 的产生,进位脉冲作用到脉冲加减电路的“加”控制端 inc,该控制器便在 Mf0 中加入半个
时钟周期;反之,