文档介绍：EDA 技术实用教程
QuartusII 应用向导
CPLD/FPGA的VHDL设计的基本流程是什么?
为什么需要建立工程,为什么建立了工程后还不能编译成功?
为什么分VHDL输入和原理图输入?
如何实现VHDL输入和原理图输入的切换(创建元件符号)?
如何区分RTL原理图和工程原理图输入?
发现错误要如何解决?
为什么要经常进行全程编译?
引脚列表是什么?为什么要进行引脚连接?
为什么要使用嵌入式逻辑分析仪?
嵌入式逻辑分析仪是什么?它的使用步骤如何?
时序仿真
VHDL
仿真器
CPLD/FPGA的VHDL设计的基本流程是什么?
设计输入
原理图
HDL文本
综合
FPGA/CPLD
适配器
FPGA/CPLD
编程下载器
FPGA/CPLD
器件和电路系统
功能仿真
a
基于FPGA的VHDL设计流程图
设计输入
VHDL输入和原理图输入
综合(全程编译)(语法)
生成RTL级描述
功能仿真和时序仿真(理论)
适配和下载(硬件实现)
硬件功能调试
前期功能设计与开发
硬件bug的发现和修补
SIGNALTAP 的使用
硬件功能的发展和升级
中期功能设计与开发
FPGA各设计流程的关系与涉及的操作步骤
为什么需要建立工程,为什么建立了工程后还不能编译成功?
工程是不同的数字系统设计作品的装载物。在Quartus II中以工程作为设计的独立单位。
工程中有顶层设计文件和底层设计文件,其关系是调用和被调用的关系,如同电路板和元件的关系。由设计者自行决定电路板上放什么元件。
例:交作业时,老师需要上交计数器电路板(工程-计数器),上交了ROM电路板(工程-ROM)就为交错作业。
工程(工程文件夹名)、顶层设计文件和VHDL输入(原理图输入)的文件名需要一一对应(相同),否则会出错。
自顶而下设计流程和自底而上的设计流程。
基本设计流程
图4-1 选择编辑文件的语言类型,键入源程序并存盘
建立工作库文件夹和编辑设计文件
基本设计流程
图4-2 利用“New Preject Wizard”t10
创建工程
基本设计流程
图4-3 将所有相关的文件都加入进此工程
创建工程
基本设计流程
图4-4 选择目标器件EP2C5T144C8
创建工程
为什么分VHDL输入和原理图输入?
在Quartus II中,VHDL输入和原理图输入都能完成FPGA的设计,他们的地位是均等的。
两种输入之间可以互相转换和互相调用,两者仅为表述形式的不同,其结果都能形成RTL级描述。
在VHDL输入中的元件例化,就是文字表述的原理图输入。
在原理图中的元件符号,就是封装好的VHDL输入元件,此元件还需要对应的VHDL输入文件给出其功能,才能在原理图输入中形成RTL级描述。
两种输入可自由选择,按使用习惯进行FPGA设计,无需特意区分。