文档介绍：四位全加器11微电子黄跃【实验目的】采用modelsim集成开发环境,利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1+1=10的功能(当然还有0+0、0+1、1+0).【实验原理】全加器除本位两个数相加外,还要加上从低位来的进位数,称为全加器。图4为全加器的方框图。图5全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入,全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。信号输入端信号输出端AiBiCiSiCi00000001100101001101100101010**********表2全加器逻辑功能真值表图4全加器方框图图5全加器原理图多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。四位全加器如图9所示,四位全加器是由半加器和一位全加器组建而成:图9四位全加器原理图【实验步骤】(1)建立新工程项目:打开modelsim软件,进入集成开发环境,点击File→Newproject建立一个工程项目adder_4bit。建立文本编辑文件:点击File→。(2)编译和仿真工程项目:在verilog主页面下,pileAll或点击工具栏上的按钮启动编译,直到project出现status栏全勾,即可进行仿真。选择simulate-startsimulate或点击工具栏上的按钮开始仿真,在跳出来的startsimulate框中选择work-test_adder_4bit测试模块,同时撤销EnableOptimisim前的勾,之后选择ok。在sim-default框内右击选择test_adder_4bit,选择AddWave,然后选择simulate-run-runall,观察波形,得出结论,仿真结束。四位全加器原理图设计如图9所示,四位全加器是由半加器和一位全加器组建而成:图9四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图:图10仿真图【程序源代码】1位全加器程序代码如下:modulef_adder(a,b,cin,sum,cout);outputsum,cout;inputa,b,cin;wires1,c1,c2;xor(s1,a,b);and(c1,a,b);or(sum,s1,cin);and(c2,s1,cin);xor(cout,c2,c1);endmodule四位全加器程序代码如下:moduleadder_4bit(s,co,a,b,ci); output[3:0]s; outputco; input[3:0]a,b; inputci;