文档介绍：第2章FPGA开发流程及设计工具:原理图设计→原理图转换成网表→网表传递给布线工具→电路板面积层数及设计规则等→元器件封装→元器件布局布线PCB设计FPGA设计2019/10/211设计输入设计输入相当于电路板设计过程中的原理图设计。通过规范的描述方式,将工程师的电路构思输入给EDA工具。⊿常用的设计输入方法包括:HDL输入、原理图输入、状态机输入、波形输入、IP核输入和网表输入。⊿原理图输入在早期应用比较广泛,根据设计要求,选用器件、绘制原理图、完成输入过程。这种方法可维护性较差,不利于模块构造和重用,不利于芯片的升级换代。⊿HDL设计输入法利于由顶向下的设计方法,利于模块的划分与利用,可移植性好,通用性好,设计不因芯片的工艺和结构而变化,更利于向ASIC移植。⊿波形输入法绘制出激励波形和输出结果波形,由EDA工具根据响应关系进行设计。⊿状态机输入法:只需画出状态转移图,EDA工具就能生成相应的HDL代码或原理图。Date2第2章行为模型仿真验证所设计模块的功能,不涉及到设计实现中的时延等问题。综合综合相当于把PCB设计中的电路原理图转换成供布局布线使用的网表。综合将HDL语言翻译成最基本的与或非门、RAM和触发器等基本逻辑单元的连接关系,并根据约束条件优化所生成的门级逻辑连接,输出网表文件,供下一步实现使用。使用ISE的XST进行综合Date3第2章实现⊿实现(Implement)是将设计的逻辑网表信息翻译成所选器件的底层模块与硬件原语,将设计映射到器件结构上,进行布局布线,达到在选定器件上实现设计的目的。⊿实现主要分为3个步骤:﹍翻译逻辑网表(Translate)﹍映射到器件单元(Map)﹍布局布线(Place&Route)⊿实现前应该设计实现约束条件:约束条件一般包括管脚锁定、时钟约束、全局时钟、第二全局时钟、分组约束和物理特性约束等信息。⊿ISE中可以使用约束编辑器(ConstraintsEditor)生成约束文件(UCF)。Date4第2章⊿转换(Translate)实现中重要的一步,把所有的输入网表和设计约束信息合并为一个NGD(NativeGenericDatabase)文件,用于FPGA映射。⊿转换后仿真将设计转换为RTL级描述后进行仿真。仅仅是逻辑仿真,不包含实现器件的信息。⊿映射相当于PCB设计中将网表与具体的封装相结合。对NGD文件进行设计规则检查,把转换生成的逻辑设计网表转换为具体的FPGA器件的具体资源结合起来,也就是使用目标器件中的资源来实现设计的功能。输出NCD文件,供PAR使用。Date5第2章⊿映射后仿真相当于PCB制作过程的原理图仿真。将设计映射到具体工艺和器件后进行的逻辑仿真,是时序仿真,包含了器件本身的延时信息。由于没有布线,不包含连线的长度、电阻、电容的影响。⊿布局布线(PAR)使用映射后NCD文件,使用FPGA内哪些资源(布局),把这些资源连接起来(布线)。生成布局布线后NCD文件,用于生成下载程序文件。⊿布局布线后仿真相当于PCB仿真。利用布局布线工具提取的信息进行仿真,包含了目标器件及互连线的延时、电阻、电容等信息。(HDLEditor)、状态机编辑器〔StateCAD)、原理图编辑器(ECS)、IP核生成器(Core-Generator)和测试激励生成器(HDLBencher)等。⊿HDL编辑器(HDLEditor)---HDL编辑器可以完成设计电路的HDL语言的输入。根据语法以彩色显示关键字,支持VHDL和VerilogHDL的输入。⊿状态机编辑器(StateCAD)---设计者只需画出状态转移图,状态机编辑器就能自动生成相应的VHDL或VerilogHDL语言模型。使用StateCAD设计状态机,生成的代码规范、清晰,能在一定程度上缓解设计者的工作量。⊿ECS(SchematicEditor)---原理图编辑器用于完成电路的原理图输入。它功能强大、元件库齐全、设计方便。原理图输入方式在大规模设计中逐渐被HDL语言输入方式所取代。Date8第2章⊿IP核生成器(CoreGenerator)IP核生成器是XilinxFPGA设计中的一个重要设计输入工具。它提供了大量Xilinx和第三方公司设计的成熟、高效的IP核(IPCore)为用户所用。IP核生成器可生成的IP核功能繁多,从简单的基本设计模块到复杂的处理器等一应俱全,分为基本模块、通信与网络模块、数字信号处理模块、数学功能模块、存储器模块、微处理器模块、控制器模块与外设模块、标准与协议设计模块、语音处理模块、标准总线模块和视频