文档介绍：一、实验目的 1、认识RS触发器、JK触发器、D触发器和T触发器。2、掌握RS触发器、JK触发器、D触发器和T触发器的逻辑功能和动作特点。3、能够通过CPLD开发实现具有触发器功能的数字电路。二、实验内容(1)钟控RS触发器要求:设计一个合理的电路,通过MAX+plus2进行仿真和CPLD实现验证RS触发器的逻辑功能,并掌握其动作特点。此设计的RS触发器如图(2)JK触发器要求:设计一个合理的电路,通过MAX+plus2进行仿真和CPLD实现验证JK触发器的逻辑功能,并掌握其动作特点。此设计的JK触发器如图(3)D触发器要求:设计一个合理的电路,通过MAX+plus2进行仿真和CPLD实现验证JK触发器的逻辑功能,并掌握其动作特点。此设计的JK触发器如图三、实验逻辑功能分析及预****情况(1)钟控RS触发器真值表:输入输出CLKRS100101111000XXX(2)JK触发器输入输出CPJKQ01XXX110XXX000XXX111↑00Hold11↑10111↑01011↑11Toggle(3)D触发器输入输出CLKDQ01XX110XX000XX111↑1111↑01110XHold四、实验过程(1)启动MAX+plusII软件;(2)创建一个新工程;1)钟控RS触发器启动文本编译器;编译VHDL语言程序为Libraryieee;;;EntityrsisPort(R,S,CP:instd_logic;q,qb:outstd_logic);End;Architecturerelofrsissignalq_temp,qb_temp:std_logic;Beginprocess(CP,R,S)Beginif(CP='1')thenif(R='0'andS='0')thenq_temp<=q_temp;qb_temp<=notq_temp;elsif(R='0'andS='1')thenq_temp<='1';qb_temp<='0';elsif(R='1'andS='0')thenq_temp<='0';qb_temp<='1';elseq_temp<='X';qb_temp<='X';endif;elseq_temp<=q_temp;qb_temp<=notq_temp;endif;endprocess;q<=q_temp;qb<=qb_temp;End;启动波形图编译器;时间分析图利用真值表验证所设电路的逻辑功能;经过验证保存仿真原理图。2)JK触发器启动文本编译器;编译VHDL语言程序为Libraryieee;;;EntityjkisPort(J,K,CLK,:instd_logic;q,qb:outstd_logic);End;Architecturerelofjkissignalq_temp,qb_temp:std_logic;Beginprocess(CLK,)Beginif(PN='0')thenq_temp<='1';qb_temp<='0';elsif(PN='1'='0')thenq_temp<='0';qb_te