文档介绍：-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因:vectorsourcefile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施:<location>:truncatedvaluewithsize<number>tomatchsizeoftarget(<number>原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,(10)assign'0',registerremovedbyoptimization原因:经过综合器优化后,,GND,drivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9脚,空或接地或接上了电源措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源。如果你的设计中这些端口就是这样用的,:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟。措施:如果clk不是时钟,可以加“notclock”的约束;如果是,可以在clocksetting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:assignments>Timinganalysissettings...>Individualclocks...>...注意在Appliestonode中只用选择时钟引脚一项即可,requiredfmax一般比所要求频率高5%即可,无须太紧或太松。:因为MAXII是比較新的元件在QuartusII中的時序並不是正式版的,要等ServicePack措施::ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:将setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->