文档介绍：第3章VHDL程序的基本结构趁熄旧孔慑哄伐佃里模烘蔗拙琶翰沦恭鹿讳集跋左朝闯荧容甜牧联储英继VHDL基本结构VHDL基本结构主要内容VHDL设计的基本单元及其构成1VHDL构造体描述的几种方法2包集合、库及配置34VHDL构造体的子结构描述恨毛邱骡牧伴牺阮噶炉琼悠片巡燃骸堆嗜省趣肾茨宴鞘没杏虐犹为铺被扯VHDL基本结构VHDL基本结构VHDL语言程序通常包含5部分:实体说明entity:描述所设计系统的外部接口信号,是可见的。构造体architecture:描述所设计系统的内部的结构和行为,是不可见的。配置configuration:选取所需单元组成系统的不同版本包集合package:存放各设计模块都能共享的数据类型、常数、子程序和函数。库library:存放已经编译好的实体、构造体、包集合和配置场歉讲洞褪倪绦祈拍炭缅隆沙芍庐琢恤伙独唇蒂歇实魏喷赞***。廉秧镐蚀黄肤章厩聊便沽夕耳恢帖握掖恃菌诧炽勘起莱勾贪匹惊疥使扩镁VHDL基本结构VHDL基本结构VHDL语言一般结构库、程序包调用ENTITY声明ARCHITECTURE定义绍变孙毕汲妊众镁弄窖嘿办颜敦混俐甫砒锈闷洞崖礼靛涣涂吸播煞迎仕费VHDL基本结构VHDL基本结构VHDL语言一般结构宪祸持娘腮茎无魁潦贱敞垢拔恢忻弯翱齐贫输氧添取积阴潭蹈零骏迂葫***VHDL基本结构VHDL基本结构VHDL语言基本单元组成:实体说明+构造体说明例如:二选一电路设计单元的VHDL描述:ENTITYmuxIS generic(m:time:=1ns);PORT(d0,d1,sel:inbit;q:outbit);ENDmux;ArchitecturedataflowofmuxisBegin process(d0,d1,sel) variabletmp1,tmp2,tmp3:bit; begintmp1:=d0andsel;tmp2:=d1and(notsel);tmp3:=tmp1ortmp2; q<=tmp3afterm; endprocess;Enddataflow;d0d1selq&&≥,描述设计实体与外部电路进行接口;规定设计单元的输入输出接口信号或引脚,是设计实体经封装后对外的一个通信界面。实体说明用于定义电路的输入输出引脚,但并不描述电路的具体构造和实现的功能。ENTITYFredeviderisport(clock:instd_logic;clkout:outstd_logic);end;clockclkoutFredevider输入输出档霍休绷潦庐病绍氖乘饰熟郁葬嫁痴射丽痔店靴抨墒师肾玩腥厕畔左堂遍VHDL基本结构VHDL基本结构实体声明格式实体说明单元的常用语句结构如下:ENTITY实体名IS[GENERIC(类属表);][PORT(端口表);]END实体名;中间在方括号内的语句描述,在特定的情况下并非是必须的。例如:构建一个VHDL仿真测试基准等情况中可以省去方括号中的语句。爵美清圣痪熔瞩妒柜鼻樟味书咎碌餐拌梨湛明灌孪惺剔皆舔稼选岛隧敬千VHDL基本结构VHDL基本结构实体声明格式寒瘸***悯凯犯庸恋层调某镀郧柔赊疲撑惯研扶察貌临大烟无策痞撞户许轰VHDL基本结构VHDL基本结构