文档介绍：实验一与或非门组合逻辑实验_V_00_01_20080620------------------------------------------------------------------------------------------------实验一与或非门组合逻辑实验_V_00_01_20080620实验一与或非门组合逻辑实验一(,掌握XilinxFPGA的设计过程以及ISE软件的使用方法。(实验说明本实验要求使用XiLinxISE软件对EFX-SP3开发板进行编程,实现与、或、非的逻辑功能。期间要用到开发板上的输入按键和LED灯,这两者的接口定义见下图:注意,按键和LED灯均为低电平有效(表示按下或亮灯)。1三(实验要求分别使用assign语句和实例化门的方式实现与、或、非门,以SW2、SW3为输入端(A,B),作为与、或、非门的输入,LED7为与门输出,LED8为或门输出,LED9为非门输出。在完成仿真验证之后,将电路下载到开发板中,观察输入与输出之间是否满足对应门电路的逻辑定义。四测试环境(TestBench)的建立1)测试向量列表(TestCase)对于较简单的逻辑电路可以通过手工输入TestBenchWaveform的方式来进行测试,测试向量要尽可能实现100%的覆盖。本实验中,——————————————————————————————————————------------------------------------------------------------------------------------------------对于2bit的输入,组合只有4种。本实验中,按照仿真结果填写上表,并检查仿真结果是否正确。2)TestBench示例建立覆盖所有情况的输入波形。使用ModelSim在布局后的仿真结果。可见两种描述方式最终结果是一致的。:8译码器等组合逻辑电路2六附录1)源代码顶层模块modulelogic_top(iSW2,iSW3,oLOG_OUT_AND,oLOG_OUT_OR,oLOG_OUT_NOT,oLOG_OUT_AND_GATETYPE,oLOG_OUT_OR_GATETYPE,oLOG_OUT_NOT_GATETYPE);//inputsignalinputiSW2,iSW3;——————————————————————————————————————------------------------------------------------------------------------------------------------//outputsignaloutputoLOG_OUT_AND,oLOG_OUT_OR,oLOG_OUT_NOT,oLOG_OUT_AND_GATETYPE,oLOG_OUT_OR_GATETYPE,oLOG_OUT_NOT_GATETYPE;//internalsignalwireoLOG_OUT_AND,oLOG_OUT_OR,oLOG_OUT_NOT,oLOG_OUT_AND_GATETYPE,oLOG_OUT_OR_GATETYPE,oLOG_OUT_NOT_GATETYPE;//logicbegin3logic_andandtest(.iA(iSW2),.iB(iSW3),.nOUT(oLOG_OUT_AND));logic_orortest(.iA(iSW2),.iB(iSW3),.nOUT(oLOG_OUT_OR));——————————————————————————————————————------------------------------------------------------------------------------------------------logic_notnottest(.iA(iSW3),.nOUT(oLOG_OUT_NOT));logic_and_gatetypeandtest_gate(.iA(iSW2),.iB(iSW3),.nOUT(oLOG_OUT_AND_GATETYPE));logic_or_gatetypeortest_gate(.iA(iSW2),.iB(iSW3),.nOUT(oLOG_OUT_OR_GATETYPE));logic_not_gatetypenottest_gate(.iA(iSW3),.nOUT(oLOG_OUT_NOT_GATETYPE));endmodule“与”逻辑模块1)用行为描述实现。mo