文档介绍：第三章FPGA设计入门?有效的建模风格是控制综合结果的最有力手段。?绝大多数系统设计都是使用HDL来实现。?利用Verilog HDL进行FPGA设计规则、方法和技巧。Page 1组合逻辑电路?是指数字电路在任何时刻的输出仅仅取决于该时刻数字电路的输入,而与电路原来的状态无关。?组合逻辑电路分类:门电路编码器、译码器和选择器数据缓冲器时序逻辑电路?时序逻辑电路就是指数字电路在任何时刻的输出不仅仅取决于该时刻数字电路的输入,还取决于电路原来的状态。?时钟:进程敏感信号?同步与异步复位同步复位:复位语句是在以时钟为进程中执行异步复位:进程敏感信号包括时钟和复位信号?分类:触发器计数器:同步:在时钟下,各触发器状态同时变化异步: 系统的抽象层次与Verilog一个系统可以在不同的抽象层次上进行描述,也可以从不同的描述域(行为/结构/物理)进行描述。1、系统描述的三个“域”?行为域行为域说明一个特定的系统完成什么功能?结构域结构域说明不同的实体之间是如何连接的?物理域物理域则说明如何构造出一个实际的器件Page 系统的抽象层次与VerilogVerilog可以在三个域、五个抽象层次上描述一个系统。?行为模型---着重于描述系统的功能,忽略系统的实现(系统级或体系结构级,也可能是算法级)。?结构模型---较为详细地至少描述到寄存器数据流的方式,大体的描述到了系统的结构和实现(RTL/门级/开关级)。Page 系统的抽象层次与Verilog2、系统描述的五个层次工程师可以在系统级、算法级、RTL(Register Transfer Level 寄存器传输)级、逻辑级和电路级五个层次上描述一个系统,其中系统级的抽象层次最高,而电路级的抽象层次最低。抽象层次越高,所包含的细节信息就越少,抽象层次越低,所包含的细节就越多。物理域行为域结构域系统级算法级RTL级电路级逻辑级晶体管门电路ALU控制器处理器/存储器晶体管版图标准单元宏单元芯片/板级模块系统规范算法寄存器传输布尔等式晶体管函数Page 5Page 系统的抽象层次与Verilogmodule adder(a,b,c0,c, sum); input [3:0] a,b; input c0; output [3:0] sum; output c; wire [4:0] mid_res; assign mid_res = a + b + c0; assign sum = mid_res[3:0]; assign c = mid_res[4];endmodule例如:行为级建模4bit全加器。?因为在系统设计初期,人们更关心所设计系统的逻辑功能,还未关心系统的性能。?行为级功能确认后,可进一步细化得到结构模型。Page 系统的抽象层次与Verilog行为级综合有时也称为高层次综合(high-level synthesis),高层次综合工具对行为级描述电路的综合效果没有用RTL级描述的电路综合的效果好,故大部分的电路是在RTL级进行描述的。我们通常用Verilog 在RTL级描述一个设计,借助于自动综合工具,设计人员可以将RTL级代码快速且便捷地变换成逻辑级描述。