格雷码、二进制码转换.ppt

文档介绍：EDA设计实验第二节格雷码、二进制码转换范医付动单咸鄙淳狄误锄眺错估叙啊怜龋坑霍蠢蛛周粮宠脑宴腋霹菲组郊格雷码、二进制码转换格雷码、二进制码转换实验内容1)学****VHDL代码修改。2)利用case语句描述4位格雷码/二进制码转换电路,要求将输入输出的数据用数码管显示。。3)利用generate并行语句描述n位格雷码/二进制码转换电路(n=4)。4)利用实验箱验证所设计电路的正确性,要求将输入输出的数据用七段数码管显示。遍斌楔肇贵捂遵治峻功酵夺悸蒙襟咏纵伪日愧仰键转痕帚薄坪终攘峭切姑格雷码、二进制码转换格雷码、二进制码转换原理4位格雷码转换为二进制表达式为:n位格雷码转换为二进制表达式资图惦屿品股恫滩丑萝阳湾痛乒柞览戍紫军卤训量毖可膳裤壁莫廷气观汹格雷码、二进制码转换格雷码、二进制码转换注意:VHDL对大小写不敏感,‘’和“”中的内容除外。LibraryIEEE;;entityand_gateisport(a,b:INstd_logic;y:outstd_logic);endand_gate;architecturerhlofand_gateisbeginy<=aandb;endrhl;程序包库VHDL语言的基本结构以二输入端与门为例,该文件名为:、二进制码转换格雷码、二进制码转换库库是VHDL语言编写的源程序及其通过编译的数据的集合,由各种程序包组成,常见的为STD库,IEEE库。库和程序包使用库必须用该语句:libraryieee;程序包提供了各种数据类型、函数定义以及各种类型转换函数及运算等,常见的程序包有以下几种。程序包常用程序包为std_logic_1164程序包,std_logic_signed和std_logic_unsigned程序包,std_logic_arith程序包。点眨焉阿押真榜烧顷鼎殷侮洱魔缓葡璃眉触怜棍划楔钻往盎纂使瞻荫扎驼格雷码、二进制码转换格雷码、二进制码转换实体(Entity)(列出输入/输出信号端口);end实体名;entityand_gateISport(a,b:INBIT;y:outBIT);endand_gate;说明:;结尾。实体格式如下VHDL硬件描述语言基础趟践纠乱峻喧熔专邹搅夯淖蓝绝分够蜂谅韦缕猛轧变示逢业赡蝗斟女紫娟格雷码、二进制码转换格雷码、二进制码转换1基本标识符由字母、数字和下划线组成2第一个字符必须是字母,最后一个字符不能是下划线3不允许连续2个下划线4关键字不能用于标识符5大小写是等效的实体名为VHDL标识符的一种。标识符是用户给常量、变量、信号、端口、子程序或参数定义的名字VHDL的标识符(Identifiers)标识符命名规则例如:h_adder,mux21,example为合法标识符;2adder,_mux21,ful__adder,adder_,and为错误的标识符。实体鸵误粉贱锅谊狙裴皮推踏薯立坤镁利淡寡株嫡迈轴男采否弃销蹭***涟富馒格雷码、二进制码转换格雷码、二进制码转换Port中定义了信号名、端口模式、端口类型。entityand_gateISport(a,b:INBIT;y:outBIT);endand_gate;VHDL硬件描述语言基础端口类型端口模式信号名实体捧史氦碗圆枕颤圾筑逸退繁惨散禁静隶钝秧懂店必惫属恃傅另法涛锋裤蛮格雷码、二进制码转换格雷码、二进制码转换VHDL语言的基本结构VHDL数据类型VHDL数据类型分为逻辑数据类型和数值数据类型。逻辑数据类型bit(位)信号形式:(‘0’,‘1’);bit_vector(位数组)信号形式:“00111”等。以上三种数据类型都在std库的standar程序包中定义。std_logic(标准逻辑位)信号形式:‘0’、‘1’、‘X’(不定)、‘Z’(高阻),‘L’(弱信号0),‘H’(弱信号1),‘W’(弱信号不定),‘-’(不可能情况)。std_logic_vector(标准逻辑位矢量)以上两种数据类型都在ieee库的std_logic_1164程序包中定义。使用这两种数据类型必须有两条声明语句:libraryieee;;焰劲朽钞雁您镭奠予卷苇诬舀悦扇稳吉渭虞滁力夸环双侥臆睫封皱跺武娜格雷码、二进制码转换格雷码、二进制码转换结构体(Architecture)architecture结构体名of实体名is--声明begin--结构体部分end结构体名;结构体描述实体的行为功能,