文档介绍：实验4触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态,用以表示逻辑状态“1”和“0”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存贮器件,是构成各种时序电路的最基本逻辑单元。1、基本RS触发器图5-8-1为由两个与非门交叉耦合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端,因为S=0(R=1)时触发器被置“1”;R为置“0”端,因为R=0(S=1)时触发器被置“0”,当S=R=1时状态保持;S=R=0时,触发器状态不定,应避免此种情况发生,表5-8-1为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成,此时为高电平触发有效。表5-8-1输入输出SRQn+1Qn+**********QnQn00φφ图5—8—1基本RS触发器2、JK触发器在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图5-8-2所示。JK触发器的状态方程为Qn+1=JQn+KQnJ和K是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成“与”的关系。Q与Q为两个互补输出端。通常把Q=0、Q=1的状态定为触发器“0”状态;而把Q=1,Q=0定为“1”状态。图5-8-274LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能如表5-8-2表5-8-2输入输出SDRDCPJKQn+1Qn+101×××1010×××0100×××φφ11↓00QnQn11↓101011↓010111↓11QnQn11↑××QnQn注:×—任意态↓—高到低电平跳变↑—低到高电平跳变Qn(Qn)—现态Qn+1(Qn+1)—次态φ—不定态JK触发器常被用作缓冲存储器,移位寄存器和计数器。3、D触发器在输入信号为单端的情况下,D触发器用起来最为方便,其状态方程为Qn+1=Dn,其输出状态的更新发生在CP脉冲的上升沿,故又称为上升沿触发的边沿触发器,触发器的状态只取决于时钟到来前D端的状态,D触发器的应用很广,可用作数字信号的寄存,移位寄存,分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74、四D74LS175、六D74LS174等。图5-8-3为双D74LS74的引脚排列及逻辑符号。功能如表5-8-3。图5-8-374LS74引脚排列及逻辑符号表5-8-3表5-8-4输入输出SDRDCPTQn+101××110××011↓0Qn11↓1Qn4、触发器之间的相互转换在集成触发器的产品中,每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起,并认它为T端,就得到所需的T触发器。如图5-8-4(a)所示,其状态方程为:Qn+1=TQn+TQn输入输出SDRDCPDQn+1Qn+101××1010××0100××φφ11↑11011↑00111↓×QnQn(a)T触发器(b)T'触发器图5-