文档介绍：第第3 3章章 CPU CPU 原理原理 CPU 的主要功能是执行存放在主存储器中的程序即机器指令。 CPU 是由控制器和运算器。学****目标: ?理解全加器的逻辑式和结构,并行加法器及所采用的进位链、多功能算术逻辑运算部件 SN74181 的功能。?掌握初码定点加减运算、移位操作,理解浮点加减运算、十进制加法运算,掌握无符号整数一位乘法并了解其逻辑实现,掌握无符号整数一位除法,了解浮点乘除运算。学****目标: ?掌握模型机的基本组成、数据通路及数据传送,掌握微命令的基本形式。?理解控制器的功能,掌握指令流程及组合逻辑控制器的工作原理。?掌握微型程序控制的概念,了解微指令的编码方式和顺序控制方式,了解微指令的格式。§ 3 .1算术逻辑运算部件 ALU ? ALU 是一种功能较强的组合逻辑电路, 有时被称为多功能函数发生器。? ALU 的核心是加法器。? ALU 主要完成对二进制代码的定点算术运算和逻辑运算。§ 加法单元?全加器与半加器: A n A n-1…A i…A 2 A 1 A 0 B n B n -1…B i …B 2 B 1 B 0+C n C n -1…C i…C 2 C 1 C 0 ?全加器为考虑三个输入的加法单元,半加器为考虑两个输入的加法单元。全加和Σ i+向高位的进位 Ci 低位送进来的进位 C i 输入量输出量?用半加器构成全加器(1)半加求和可用异或门实现: 半加和= AiOBi (半加器的逻辑式) 半加器又称为异或门(2)全加器=两个半加,其逻辑式: Σ i= AiOBiOCi C i+1= AiBi +( AiOBi ) Ci 因逻辑门电路均存在延迟时间,全加器电路是一个延迟部件,其特性将影响全加器的速度。+++++§ 并行加法器与进位链结构?并行加法器:是用 n位全加器实现两个 n 位操作数各位同时相加,其中的全加器的位数与操作数的位数相同。?并行加法器的最长时间是由进位信号的传递时间决定的,而每位全加器本身的求和延迟是次要的因素。所以,加快进位的产生和传递是提高其速度的关键。?进位链:并行加器中传递进位信号的逻辑线路,称为~ ? 1. 基本进位公式: ? C i+1= AiBi +( AiOBi ) Ci ? 2. 并行加法器的串行进位: (1)串行进位的并行加法器是将 n个全加器串接起来,就可进行两个 n 个位数相加。(2)串行进位方式:是指相加的进位逐级形成的,每一级的进位直接依赖于前一级的进位。称为~(行波进位) + Gi为进位产生函数 Pi为进位传递函数(3)串行进位的延迟时间较长。(4)串行进位的逻辑表达式:见教材 P61 。? 3. 并行进位(先行进位,同时进位) (1)定义:同时形成各级进位信号的方法,称为~。(2)采用并行进位的加法器的运算速度较快,但是以增加硬件逻辑线路为代价的。§ ALU 举例? 1. SN74181 外特性? 2. SN74181 内部结构? 3. SN74181 功能表? 4. 用 SN74181 构成多位的 ALU