文档介绍：FPGA中的分频FPGA中的分频是很重要的一个内容,只要涉及时序电路,几乎都会有分频的情况出现。但分频的语句却各有不同,以下就是不同写法,但不管怎样,分频一句话,就是用计数器来实现的。下面我就几种不同的写法说说我的看法,在FPGA中是如何实现分频的。不过再说之前首先的了解时钟。我这里以系统时钟clk,f=50MH为例。由此可知其T=20ns,f=50MH也就是说一秒内,时钟高低电平改变50M次。这里我用verilog为例,对于vhdl类同。讲解时只取分频部分语句后面附有完正的程序第一种写法:。。。。。。always@(posedgeclkornegedgerst)begin。 if(!rst)begin clk_div1<=0; end elsebegin if(clk_div1!=11) clk_div1<=clk_div1+1; else clk_div1<=0; endendalways@(posedgeclkornegedgerst)begin if(!rst)begin clk_div2<=0; state<=0; cnt<=0; out<=0; end elseif(clk_div1==11)begin。。。。//执行什么功能。。。。。注意在这里此语句中,我没有写完整,只是把分频的关键地方写出来了,特别是红色标注的地方。这里暂时不管定义的rst,state。。。。这些变量。关键是此句话if(clk_div1!=11) clk_div1<=clk_div1+1; else clk_div1<=0;此句话可知计数器clk_divl对系统时钟进行计数,并且只计数到11,clk_divl变等于0。这里有点类似于延时,下面以图形来说明。由上图可知,clk=5MH的时钟,在计数器clk_divl下计数11,产生约4MH的时钟,此后系统便在4MH的频率下工作。这里他并未把新时钟提出来,而是在原来的时钟上分出4MH情况来工作。第二种写法:。。。。。。。。。。always@(posedgeclk_50M)beginif(count==25000000)//此处也可写成24999999begindiv_clk<=~div_clk;endelsecount<=count+1;led_out<=div_clk;end。。。。。。。。在这里我们也不去关注分频以外的东西,关键此语句if(count==25000000)begindiv_clk<=~div_clk;endelsecount<=count+1;我们看到这里实际上定义了一个新时钟名:div_clk,系统此后便可以以此时钟来工作,在这里只要明白这样的解释就行了。--(1)如进行N倍偶数、占空比为50%的分频,那么可以通过由待分频的时钟触发计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,以此循环下去。--(2)如进行N倍偶数、占空比为1/N的分频,那么可以通过由待分频的时钟触发计数,当计数器从0计数到N-1时,输出时钟进行翻转,并给计数器一个复位信号,使得一个时钟从零开始计数,以此循环下去。一个公式就是:N为分频数,M为计数器的计数值。N/2-1=M。。。。。此时为,进行N倍偶数、占空比为50%的分频。N-1=M。。。。。。。此时进行N倍偶数、占空比为1/N的分频。例如一个50MH的分频其图为:其计数